资源列表
[VHDL编程] CPLD-FPGA-project-doesnt-fit
说明:CPLD/FPGA编译时提示“project doesn t fit! do you wish to override some existing settings and/or assignments?解决方法-CPLD/FPGA编译时提示“project doesn t fit! do you wish to override some existing settings and/or assignments?”<李文强> 在 2025-06-17 上传 | 大小:461kb | 下载:0
[VHDL编程] CPUwithout-cache
说明:5级流水无cache,CPU实验,是学习VHDL的好资料,对于了解CPU很有帮助!-5-stage pipeline without cache, CPU test, is learning VHDL good information, very helpful for understanding the CPU!<张洋> 在 2025-06-17 上传 | 大小:461kb | 下载:0
[VHDL编程] wtut_vhd
说明:spartan 3E 1600开发板的秒表计时器源程序,VHDL语言-source code of timer on spartan 3E1600 development board in VHDL<zhangjianghan> 在 2025-06-17 上传 | 大小:461kb | 下载:0
[VHDL编程] RS232_COMPLETE
说明:Communication RS232 between Hyperterminal PC to FPGA Spartan 3E<MarceloBG> 在 2025-06-17 上传 | 大小:461kb | 下载:0
[VHDL编程] seven_segment
说明:Verilog Code for 7Segment Decoder<gotu0000> 在 2025-06-17 上传 | 大小:460kb | 下载:0
[VHDL编程] EP4CE10F17C8
说明:FPGA的手册资料,EP4CE10F17C8的(Manual data of FPGA EP4CE10F17C8)<mirror1 > 在 2025-06-17 上传 | 大小:460kb | 下载:0
[VHDL编程] verilog黄金参考指南中文版
说明:本文是verilog的编程指导书籍,对verilog开发有较大的帮助。(This article is the programming guide book of Verilog, which has great help for the development of Verilog.)<Querer> 在 2025-06-17 上传 | 大小:460kb | 下载:0