[VHDL编程] rom

说明：我用VHDL写的正弦，用FPGA内部ROM，有仿真testbench,在quartus里可以运行。在板子里已经验证-I used to write VHDL sinusoidal, using FPGA internal ROM, has simulation testbench, you can run in Quartus. Yard has already been verified in the plates
<jimmy> 在 2025-12-28 上传 | 大小：636kb | 下载：0

[VHDL编程] final_8

说明：8. 對於按鍵輸入密碼鎖，假設reset後，七節燈管顯示「0」，而且使用sw1、sw2、 sw3三個，只要按下任何的sw1、sw2、 sw3，都會讓七節燈管顯示值加「1」。-8. For the key to enter a password lock, assuming that reset after the seven lamp displays " 0" , and the use of sw1, sw2, sw3 3, just press any sw1, sw2,
<samaria> 在 2025-12-28 上传 | 大小：635kb | 下载：0

[VHDL编程] Verilog_LRM

说明：Verilog Language Manual
<designer_vlsi> 在 2025-12-28 上传 | 大小：635kb | 下载：0

[VHDL编程] hdb3_decode

说明：hdb3码的编码及解码代码，包括模块连接。-hdb3 code encoding and decoding code, including modules.
<Gina> 在 2025-12-28 上传 | 大小：636kb | 下载：0

[VHDL编程] rom

说明：该源码是基于查找表的VHDL代码实现DDS-The source code is based on the VHDL code look-up table DDS
<allen-haha> 在 2025-12-28 上传 | 大小：636kb | 下载：0

[VHDL编程] project-1

说明：this a project design and its report of DESIGN AND IMPLEMENTATION OF LOGIC FUNCTIONS FOR DSP APPLICATIONS USING VHDL.
<sujatha> 在 2025-12-28 上传 | 大小：635kb | 下载：0

[VHDL编程] ex5nieuw

说明：A school big exercise to control traffic lights
<floris van drunen> 在 2025-12-28 上传 | 大小：636kb | 下载：0

[VHDL编程] bicycle

说明：健身自行车项目的源码和顶层文件。基于quartus5.0，通过验收，请放心使用。-Exercise bike and top-level project source files. Based on quartus5.0, through inspection, please rest assured that use.
<zjc> 在 2025-12-28 上传 | 大小：635kb | 下载：0

[VHDL编程] Basic-Programing-in-CPP

说明：Examples of basic programing in C-Examples of basic programing in C++
<ss> 在 2025-12-28 上传 | 大小：636kb | 下载：0

[VHDL编程] banjiaqisheji

说明：半加器设计。有用的实验操作报告。EDA有详细的操作步骤-Half adder design. Useful experimental operation report. Detailed steps in EDA
<叶特丽> 在 2025-12-28 上传 | 大小：635kb | 下载：0

[VHDL编程] usb-blaster-driver-for-win-7

说明：USB BLASTER WIN 7 驱动, 绝对能用,亲测-USB BLASTER WIN 7 drive absolutely can pro-test
<jacky> 在 2025-12-28 上传 | 大小：635kb | 下载：0

[VHDL编程] asyn_fifo

说明： 本文同步FIFO为TPRAM（两端口RAM，一读一写）。有详细verilog 程序以及说明-FIFO divided by clock domain can be divided into synchronous and asynchronous FIFO FIFO, FIFO read and write only one clock synchronous, asynchronous FIFO read and write were a clock. FIFO divided by
<jodyql> 在 2025-12-28 上传 | 大小：635kb | 下载：0