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[VHDL编程] 基于FPGA的李沙育图形发生器
说明：这是一个用MAX+PLUSII开发FPGA（1K30器件）开发的李沙育图形发生器（硬件描述语言部分）。-This is a development with MAX PLUSII FPGA (1K30 device) developed Lissajous Pattern Generator (hardware descr iption language).<孔玉> 在 2025-06-09 上传 | 大小：773kb | 下载：0
[VHDL编程] timer
说明：这是一个基于FPGA设计的24时多功能数字钟，具有正常星期、时、分、秒计时，动态显示，保持、清零、快速校分、整点报时、闹钟功能。-This is an FPGA-based design of multi-function digital clock 24 hours, with a normal week, hours, minutes, seconds, timing, dynamic display, maintaining, resetting, fast school hours, t<紫郢寒光> 在 2025-06-09 上传 | 大小：773kb | 下载：0
[VHDL编程] Design-of-Optimized-Reversible-BCD-Adder-Subtract
说明：Design of Optimized Reversible BCD Adder-Subtractor 229<Christoffer> 在 2025-06-09 上传 | 大小：772kb | 下载：0
[VHDL编程] digtal_clock
说明：C51单片机上，显示时钟，闹钟，计时，用Xilinx ISE Design 编写-C51 microcontroller, clock, alarm clock, time, prepared with Xilinx ISE Design<刘阳> 在 2025-06-09 上传 | 大小：772kb | 下载：0
[VHDL编程] ethmac10g_latest.tar
说明：ethmac10g_latest是用verilog编写的10gbps的以太网mac，对工程开发非常有用！-ethmac10g_latest is written in verilog 10gbps Ethernet mac, very useful for the development of the project!<hezigang> 在 2025-06-09 上传 | 大小：771kb | 下载：0
[VHDL编程] ethmac10g_latest.tar
说明：10G高速以太网mac VERILOG源码 可仿真可实现-10G high speed Ethernet MAC verilog code can be used for synthesis or inplementation<王凯> 在 2025-06-09 上传 | 大小：771kb | 下载：0
[VHDL编程] timecounter60sandpause
说明：计时器数码管做到60s计数，外接键盘按键暂停-Digital timer 60s do count, an external keyboard to pause<hyy> 在 2025-06-09 上传 | 大小：772kb | 下载：0
[VHDL编程] UAET_323_to_flow_led
说明：VHDL 实现串口收发并点亮流水灯，仿真成功(VHDL realizes serial port transceiver and lighting water lamp)<yu我所欲 > 在 2025-06-09 上传 | 大小：772kb | 下载：0