资源列表
[VHDL编程] ReceiveCypress3
说明:无线模块PTR6100的verilog数据接收控制代码-code of wireless module of PTR6100 based on verilog<谭双平> 在 2025-06-11 上传 | 大小:1kb | 下载:0
[VHDL编程] jf
说明:verilog编写的alu模块4bit ALU(运算逻辑单元)的设计 给出了此次设计alu的输入输出结构及相应的位数。其中C0是一位的进位输入,A和B分别是4位的数据输入,S0、S1、M分别为一位的功能选择输入信号;Cout是一位的进位输出,F是4为的运算结果输出-Verilog modules prepared by the ALU4bit ALU (arithmetic logic unit) design is given in the design of alu input and ou<王川> 在 2025-06-11 上传 | 大小:1kb | 下载:0
[VHDL编程] combinational_divider
说明:参数可配置的除法器verilog源代码,验证通过-verilog soure code for divider with configurable parameters<shuanghx> 在 2025-06-11 上传 | 大小:1kb | 下载:1
[VHDL编程] filer_pipeline
说明:基于流水线的滤波器的设计与实现,verilog代码,xilinx,ISE,-Based on the assembly line of the design and realization of the filter, verilog code, xilinx, ISE,<洪依> 在 2025-06-11 上传 | 大小:1kb | 下载:0