[VHDL编程] ddr

说明：ISE MIG1.6 生成的DDR SDRAM控制器代码（含TESHBENCH）
<yuling> 在 2025-06-09 上传 | 大小：999kb | 下载：0

[VHDL编程] Verilog

说明：硬件描述语言Verilog-Verilog hardware descr iption language
<李胜> 在 2025-06-09 上传 | 大小：1000kb | 下载：0

[VHDL编程] DZZ1

说明：多功能数字钟 能进行正常的时、分、秒计时功能, 分别由6个数码管显示24小时、60分钟、60秒钟的计数器显示。 　　2. 能利用实验系统上的按键实现“校时”“校分”功能： 3. 能利用扬声器做整点报时-VHDL
<chenshilin> 在 2025-06-09 上传 | 大小：1000kb | 下载：0

[VHDL编程] eda

说明：有关vhdl语言的例子，很简单，不过看完后会收获很大-Examples of the vhdl language is very simple, but after reading a great harvest
<何小路> 在 2025-06-09 上传 | 大小：1000kb | 下载：0

[VHDL编程] MUSIC

说明：基于FPGA的音乐实验，实现音乐的播放，非常美妙-FPGA-based experimental music and realize the music player, very nice
<马加爵> 在 2025-06-09 上传 | 大小：999kb | 下载：0

[VHDL编程] shuzizhong

说明：用VHDL实现数字钟的设计，可显示时分秒，并可调-Digital clock with VHDL design, you can display minutes and seconds, and adjustable
<jiayanqing> 在 2025-06-09 上传 | 大小：1001kb | 下载：0

[VHDL编程] MAX1487-MAX491_cn

说明：MAX1487到MAX491的芯片资料（中文版），其中包括MAX489-MAX1487 MAX491 chip data (Chinese Edition), including the MAX489
<saviourxx> 在 2025-06-09 上传 | 大小：999kb | 下载：0

[VHDL编程] SDRham-LA3BO

说明：AHDL Tutorial Power Point Presentation.
<mithun> 在 2025-06-09 上传 | 大小：1001kb | 下载：0

[VHDL编程] exp12

说明：本实验要完成的任务就是设计一个频率计，系统时钟选择核心板上的50MHz的时钟，闸门时间为1s（通过对系统时钟进行分频得到），在闸门为高电平期间，对输入的频率进行计数，当闸门变低的时候，记录当前的频率值，并将频率计数器清零，频率的显示每过2秒刷新一次。被测频率通过一个拨动开关来选择是使用系统中的数字时钟源模块的时钟信号还是从外部通过系统的输入输出模块的输入端输入一个数字信号进行频率测量。当拨动开关为高电平时，测量系统数字时钟信号模块的数字信号，否则测量从外部输入的数字信号。-To complete
<真三战魂> 在 2025-06-09 上传 | 大小：998kb | 下载：0

[VHDL编程] 24xiaoshijishuqi

说明：用verilog编写的24小时计数器，可以用作电子时钟，简单易懂。-Written in verilog 24 hour counter, which can be used as electronic clock, easy to understand.
<龙树东> 在 2025-06-09 上传 | 大小：999kb | 下载：0

[VHDL编程] divizor_fregventa

说明：contains a divider on the frequency that can be obtained at 13.5 MHz output if the input signal is applied to a 40 MHz
<Mo11> 在 2025-06-09 上传 | 大小：998kb | 下载：0

[VHDL编程] taxifee

说明：用Verilog语言完成出租车计价器的功能-Verilog language used to complete the taxi meter function
<> 在 2025-06-09 上传 | 大小：1001kb | 下载：8