[VHDL编程] Verilog

说明：verilog快速入门，资料详细，其由红色飓风工作室提供，传在这儿供大家共享-Verilog Quick Start, the data in detail, the studio provided by the Red Hurricane, Chuan here for everyone to share
<caijl88> 在 2025-06-09 上传 | 大小：1004kb | 下载：1

[VHDL编程] asynch_fifo

说明：FPGA VERILOG 用DCFIFO实现 跨时钟域的数据传输，已验证，直接可用-FPGA VERILOG using DCFIFO realize cross-clock domain data transfer, has been verified, directly available
<alison> 在 2025-06-09 上传 | 大小：1004kb | 下载：0

[VHDL编程] pipeline

说明：关于FPGA设计中的流水线技巧的使用和例子，一个很好的减少硬件消耗的技巧-About FPGA design using pipelining techniques and examples, a good technique to reduce the hardware consumption
<JET> 在 2025-06-09 上传 | 大小：1004kb | 下载：0

[VHDL编程] mydesign

说明：FPGA实现简易数字频率计设计。自己设计，绝对原创-FPGA realization of simple digital frequency meter design. Their own design, an absolute original
<秦雨> 在 2025-06-09 上传 | 大小：1002kb | 下载：0

[VHDL编程] MAXPLUS_Usage

说明：关于Altera公司MaxPlus II软件的使用方法的快速入门级教程，很适合于准备使用MaxPlus II进行FPGA设计的朋友。-The rapid entry-level tutorial on the use of Altera Corporation the MaxPlus II software, it is suitable for ready to use the MaxPlus II FPGA design friends.
<王红卫> 在 2025-06-09 上传 | 大小：1002kb | 下载：0

[VHDL编程] num09211870

说明：北邮大学VHDL课程的结课题代码，一种基于fpga或者cpld实现的拔河机器代码-BUPT Results of VHDL course subject code, based on fpga or cpld tug of war machine code
<吴琨> 在 2025-06-09 上传 | 大小：1003kb | 下载：0

[VHDL编程] RS232

说明：详细介绍了RS232通信协议，以及一些接口相关的知识。-IT describes the agreement of RS232.
<叶秋> 在 2025-06-09 上传 | 大小：1002kb | 下载：0

[VHDL编程] DVD2_DFT_Project_Data[1]

说明：moore ckt source code
<dabbikar> 在 2025-06-09 上传 | 大小：1003kb | 下载：0

[VHDL编程] Success

说明：视频解码芯片SAA7113和视频编码芯片SAA7121初始化配置，一路模拟视频信号从SAA7113输入，转换为数字信号，然后SAA7121把数字信号转化为模拟信号输出-Video decoding chip SAA7113 video encoder chip SAA7121 initial configuration, all the way analog video signal from the SAA7113 input, converted to digital signals, th
<sujy> 在 2025-06-09 上传 | 大小：1003kb | 下载：1

[VHDL编程] cpu

说明：计算机设计与实践实验 16位cpu设计 使用用VHDL语言 -16-bit cpu design with VHDL
<yuwentao> 在 2025-06-09 上传 | 大小：1002kb | 下载：0

[VHDL编程] RISC_CPU

说明：1. RISC工作每执行一条指令需要八个时钟周期。RISC的复位和启动通过rst控制，rst高电平有效。Rst为低时，第一个fetch到达时CPU开始工作从Rom的000处开始读取指令，前三个周期用于读指令。 在对总线进行读取操作时，第3.5个周期处，存储器或端口地址就输出到地址总线上，第4--6个时钟周期，读信号rd有效，读取数据到总线，逻辑运算。第7个时钟周期，rd无效，第7.5个时钟地址输出PC地址，为下一个指令做好准备 对总线写操作时，在第3.5个时钟周期处，建立写的地址，第
<宋颖> 在 2025-06-09 上传 | 大小：1002kb | 下载：0

[VHDL编程] DAC(tlv5618)

说明：本设计是基于EP4CE15F17C8N和TLV5618的双路12位DAC模数转换和12864显示的程序-The design is based on a program EP4CE15F17C8N and TLV5618 Dual 12-bit DAC analog to digital conversion and display of 12864
<陈> 在 2025-06-09 上传 | 大小：1001kb | 下载：0