资源列表

« 1 2 ... .14 .15 .16 .17 .18 3419.20 .21 .22 .23 .24 ... 4310 »

[VHDL编程maxmin

说明:一个自己编写的这次2008北京市电子竞赛VHDL源程序-I have written one of the 2008 competition in Beijing e-VHDL source
<fspigfspig> 在 2025-06-07 上传 | 大小:1.19mb | 下载:0

[VHDL编程spi_select

说明:提供SD卡SPI模式下的读写协议模块,通用性较好,硬件描述语言-Provides SD card SPI mode of reading and writing Protocol module, versatility, hardware descr iption language
<王晓杰> 在 2025-06-07 上传 | 大小:1.19mb | 下载:0

[VHDL编程DE0_D5M

说明:这是在DE0板上实现的用D5M+VGA的图像实时显示程序,完整工程-This is achieved in DE0 board D5M+ VGA images with real-time display program, complete project
<> 在 2025-06-07 上传 | 大小:1.19mb | 下载:0

[VHDL编程trafic_light_controller

说明:verilog code for traffic light controller on altera kit epc16q240c8.
<devesh> 在 2025-06-07 上传 | 大小:1.19mb | 下载:0

[VHDL编程pn2212

说明:Xilinx IP核DPD的产品说明,全英文文档,下载前需注意;-product notes of Xilinx ip core DPD
<philoman> 在 2025-06-07 上传 | 大小:1.19mb | 下载:0

[VHDL编程VGA

说明:Xilinx sparten3E VGA显示控制程序-Xilinx sparten3E VDisplay and control procedures
<huangfeng > 在 2025-06-07 上传 | 大小:1.19mb | 下载:0

[VHDL编程hahatu

说明:让FPGA的输出正确的VGA时序,方面修改和嵌入到你的项目里面,可以查看VGA的时序。-The FPGA to the VGA output of the correct timing, in modified and embedded into your project which you can view the VGA timing.
<DMANO> 在 2025-06-07 上传 | 大小:1.19mb | 下载:0

[VHDL编程VGA

说明:VGA测试小程序,在开发板上验证过的,能直接用-VGA test applet, the development board verified, can be directly
<刘渝> 在 2025-06-07 上传 | 大小:1.19mb | 下载:0

[VHDL编程oooo

说明:基于fpga和51单片机的等精度频率计,通过fpga对信号进行采集,数据传给单片机计算,再由12864进行显示,可进行频率,周期,脉宽,占空比,幅值等的测量。-Fpga and 51 microcontroller based precision frequency meter, through fpga for signal acquisition, data to the microcontroller to calculate, and then by 12864 for display,
<陈伟豪> 在 2025-06-07 上传 | 大小:1.19mb | 下载:0

[VHDL编程DecL7S

说明:用VHDL程序实现数字电路里面七段数字显示译码器的功能-Digital circuitry inside the 7-segment display decoder using VHDL program features
<杜佩鞠> 在 2025-06-07 上传 | 大小:1.19mb | 下载:0

[VHDL编程9959_1chan

说明:对ADI公司的AD9959芯片编程,实现SPI通信(ADI company AD9959 chip programming, SPI communication)
<没伞的孩子 > 在 2025-06-07 上传 | 大小:1.19mb | 下载:0

[VHDL编程clk_div7

说明:采用verilog语言,实现时钟信号的7分频(Realize the 7 frequency division of the clock signal)
<L.z良 > 在 2025-06-07 上传 | 大小:1.19mb | 下载:0
« 1 2 ... .14 .15 .16 .17 .18 3419.20 .21 .22 .23 .24 ... 4310 »

源码中国 www.ymcn.org