[VHDL编程] divider

说明：基于srt-2算法，利用verilog实现16位定点无符号数除法器（除数、被除数均由16位整数和16位小数组成，商由32位整数和16位小数构成，余数由32位小数组成）-Based on the srt-2 algorithm, the use of Verilog to achieve 16-bit unsigned fixed-point divider number (divisor, dividend by 16-bit integer and 16 fractional composit
<刘蒲霞> 在 2025-06-27 上传 | 大小：3kb | 下载：0

[VHDL编程] verilog_UART

说明：This Verilog HDL descr iption implements a UART Version 1.1 : Original Creation 2.1 : added comments
<keyoung> 在 2025-06-27 上传 | 大小：3kb | 下载：0

[VHDL编程] gal_16v8

说明：基于GAL16V8D的一个时钟整开逻辑代码.Verilog编写!-GAL16V8D based on a clock the whole logic of the code to open. Verilog prepared!
<ZZ> 在 2025-06-27 上传 | 大小：3kb | 下载：0

[VHDL编程] s3esk_startup

说明：这是一个用VHDL语言写的LCD驱动程序！希望对大家有用-This is a VHDL language used to write drivers for the LCD! Hope useful for everyone
<钟跃民> 在 2025-06-27 上传 | 大小：3kb | 下载：0

[VHDL编程] hanmingjiaozhi

说明：通过VHDL实现汉明码，交织码的编码与解码，开发环境Quartus-Through VHDL realize hamming code, interleaving the encoding and decoding code, development environment, Quartus
<mayue> 在 2025-06-27 上传 | 大小：3kb | 下载：1

[VHDL编程] SRAM

说明：SRAM编译过的源代码 强烈推荐
<JP> 在 2025-06-27 上传 | 大小：3kb | 下载：0

[VHDL编程] 16bitadder

说明：16位快速加法器verilong实现，很值得一看~
<屈开> 在 2025-06-27 上传 | 大小：3kb | 下载：0

[VHDL编程] DDSverilogsource

说明：DDS的VERILOG原代码，请大家多支持-DDS of the Verilog source code, please support the U.S. more than
<屈开> 在 2025-06-27 上传 | 大小：3kb | 下载：0

[VHDL编程] library

说明：介绍VHDL中库的调用，使对库的调用有深入的了解-VHDL introduction of library calls, so call for the Treasury have a deeper understanding of
<chenwen> 在 2025-06-27 上传 | 大小：3kb | 下载：0

[VHDL编程] one_in_four

说明：用CASE语句来设计的四选一电路,大家可以放心使用的,很简单,也很实用,希望能有所帮助.-Using CASE statement to design one circuit of the four elections, we can be assured that use, is simple and practical, hoping to be helpful.
<赵正鑫> 在 2025-06-27 上传 | 大小：3kb | 下载：0

[VHDL编程] DE2_SD_Card_Audio

说明：SD卡读取音频数据，由VGA显示。Verilog HDL语言编写，适用DE2实验箱-SD card reader audio data from the VGA display. Verilog HDL language, the application of the experimental box DE2
<白雪> 在 2025-06-27 上传 | 大小：3kb | 下载：0

[VHDL编程] clk-div

说明： VHDL code for a clock divider by 27 circuit with a resulting waveform with 50％ duty cycle..
<李军> 在 2025-06-27 上传 | 大小：3kb | 下载：0