[VHDL编程] fdct

说明：反余弦变换编码的verilog算法，经测试通过-Anti-cosine transform Verilog coding algorithm, tested through
<zsb> 在 2025-06-28 上传 | 大小：3kb | 下载：0

[VHDL编程] 32×4bitRAM

说明： 32×4bit 的RAM设计。VHD语言。能在ISE上仿真。-32 × 4bit the RAM design. VHD language. The simulation in ISE.
<张军> 在 2025-06-28 上传 | 大小：3kb | 下载：0

[VHDL编程] urisic

说明：用代码来控制urisc控制器，实现微码控制单元-Use code to control urisc controllers, micro-code control unit realize
<熊良鹏> 在 2025-06-28 上传 | 大小：3kb | 下载：0

[VHDL编程] w429

说明：另一个发送429操作IP,对军工很有用,希望有人喜欢!-Another sent 429 to operate IP, the military was very useful, I hope some people like!
<xzb> 在 2025-06-28 上传 | 大小：3kb | 下载：0

[VHDL编程] RS_5_3_CODEC

说明：用于数据块容错编码校验的芯片的RS编码器设计-Data blocks for fault-tolerant encoding check the RS encoder chip design
<李利歌> 在 2025-06-28 上传 | 大小：3kb | 下载：0

[VHDL编程] simple_pic

说明：简单可编程中断控制器，利用定时计数器的中断请求信号输出中断使能控制信号。-Simple Programmable Interrupt Controller, using regular counter interrupt request signal output enable control signal interruption.
<李利歌> 在 2025-06-28 上传 | 大小：3kb | 下载：0

[VHDL编程] multiplier

说明：booth乘法器： 16*16有符号乘法器，Booth编码，简单阵列，Ripple Carry Adder-booth multiplier:
<chenyi> 在 2025-06-28 上传 | 大小：3kb | 下载：0

[VHDL编程] 7led

说明：一个最大公约数七段显示器编码VHDL代码设计-Seven-Segment display a common denominator coding VHDL code design
<linew> 在 2025-06-28 上传 | 大小：3kb | 下载：0

[VHDL编程] d11

说明：用层次化设计完成倒计时装置 输入：16位二进制倒计时起始数字、倒计时起始数字的输入使能信号、 倒计时开始信号、复位信号、1MHz时钟信号、10Hz时钟信号。 输出：数码管数据信号及宣统信号，倒计时结束信号。 -Hierarchical design is completed using the countdown device type: 16-bit binary countdown start figures, starting the countdown to enable
<jingken> 在 2025-06-28 上传 | 大小：3kb | 下载：0

[VHDL编程] UART

说明：串行接口UART的用VHDL语言的简单实现，希望对大家有帮助-UART serial interface of the VHDL language with the simple realization, in the hope that everyone has to help
<wangyd> 在 2025-06-28 上传 | 大小：3kb | 下载：0

[VHDL编程] 8-cpu

说明：8位CPU的VHDL设计,16条指令系统,以及部分测试代码,开发工具是quartusii_60_pc-8-bit CPU of the VHDL design, 16 instruction, as well as some of the test code, development tools is quartusii_60_pc
<FJ> 在 2025-06-28 上传 | 大小：3kb | 下载：0

[VHDL编程] crc16_ccitt

说明：crc_table.c is for reset seed( 0000 ) crc_table_1.c is for reset seed( ffff) CRC16_D8_m.v is a verilog module of byte paralle crc. CRC16_D8_m_tb.v is the testbench file of above module. -crc_table.c is for reset seed (0000) crc_table_1.c is for
<樊文杰> 在 2025-06-28 上传 | 大小：3kb | 下载：0