[VHDL编程] dds

说明：DDs直接数字频率合成器的源代码，其中包括采用IP核和普通两种方式-DDS Direct Digital Synthesizer source code, including the use of IP core and the general two ways
<谭儆轩> 在 2025-06-19 上传 | 大小：1.31mb | 下载：0

[VHDL编程] 0522

说明：自己今年的毕业设计DDS波形发生器,有正弦波,方波,三角波,锯齿波.-Their own design this year
<dawn> 在 2025-06-19 上传 | 大小：1.31mb | 下载：0

[VHDL编程] single_cycle_16bit_computer

说明：This single cycle 16-bit computer with testbenches written in Verilog. It shows a result based on the instruction memory. I also included documents about the structure of the single cycle computer-This is single cycle 16-bit computer with testben
<my_watt> 在 2025-06-19 上传 | 大小：1.31mb | 下载：0

[VHDL编程] HDB3_decode

说明：用Verilog HDL语言进行HDB3译码，并通过Quartus Ⅱ仿真验证-With the Verilog HDL language HDB3 decoding, and simulation by Quartus Ⅱ
<jabeile> 在 2025-06-19 上传 | 大小：1.31mb | 下载：0

[VHDL编程] 319

说明：简单的手表程序，实现调节时间，及手表正常运行-Simple watch program, it adjusts the time, and watch the normal operation
<JJ> 在 2025-06-19 上传 | 大小：1.31mb | 下载：0

[VHDL编程] EasyFPGA060_Routine_SynFIFO

说明：EasyFPGA060 同步FIFO实验-EasyFPGA060 synchronous FIFO test
<davidpudn> 在 2025-06-19 上传 | 大小：1.31mb | 下载：0

[VHDL编程] digital_clock

说明：用Verilog HDL 设计一个多功能数字钟，包含以下主要功能： （1） 计时，时间以24小时制显示。 （2） 校时， （3） 跑表：启动、停止、暂停 -Verilog HDL design with a multi-functional digital clock, includes the following main functions: (1) time, time to 24-hour display. (2) school, (3) stopwatch: start
<冯鑫> 在 2025-06-19 上传 | 大小：1.31mb | 下载：0

[VHDL编程] TimeQuestxuexi

说明：TIMEQUEST学习的好资料，可以教会大家如何使用ALTERA的时序分析工具-TIMEQUEST learning good information, can teach you how to use timing analysis tool ALTERA
<闫碎猴> 在 2025-06-19 上传 | 大小：1.31mb | 下载：0

[VHDL编程] TimeQuest

说明：TimeQuest就一定要搞定-TimeQuest to have to get
<fangyuanyong> 在 2025-06-19 上传 | 大小：1.31mb | 下载：0

[VHDL编程] dxp_intlib_by_myself

说明：该软件包为dxp的集成元件库，本人整理的。方便大家使用-The integrated software package for the dxp library, I finishing. Convenience we use
<校撒> 在 2025-06-19 上传 | 大小：1.31mb | 下载：0

[VHDL编程] cpu_vh

说明：一个大学计算机组成原理CPU的课程设计，比一般的CPU的课程设计多了几种寻址方式，总共六种寻址方式，对CPU的内部问题能有很深的了解。-Principles of Computer CPU of a university curriculum design, the CPU than the average of several courses designed to address multi-mode, a total of six addressing modes, the CPU'
<> 在 2025-06-19 上传 | 大小：1.31mb | 下载：0

[VHDL编程] Freq

说明：该源程序为一个频率发生器，可以产生不同频率的时钟信号，上开发板测试通过。-The source is a frequency generator that can generate clock signals of different frequencies, the development board test.
<xiao> 在 2025-06-19 上传 | 大小：1.31mb | 下载：0