[VHDL编程] newdds

说明：基于FPGA的DDS算法的实现，已经通过FPGA的后端仿真实现-FPGA-based algorithm cordic, has passed the back-end FPGA simulation
<liang ming> 在 2025-06-17 上传 | 大小：1.88mb | 下载：0

[VHDL编程] hitm

说明：数字系统答辩PPT,打地鼠课程设计，获得了二等奖的哦！-Digital System reply PPT, play hamster curriculum design, won the second prize of Oh!
<ayls> 在 2025-06-17 上传 | 大小：1.88mb | 下载：0

[VHDL编程] VHDL

说明：这是学习VHDL语言很好的电子书，对VHDL语言的编程规则作了很详尽的讲解，源码例子解释也相当详细-This is a very good learning VHDL language e-books, on the rules of VHDL programming language had a very comprehensive presentation, source code is also a fairly detailed explanation of examples
<may> 在 2025-06-17 上传 | 大小：1.88mb | 下载：0

[VHDL编程] key_sin

说明：PS/2键盘加DDS的verilog 设计-PS/2 keyboard plus the verilog design DDS
<刘汉超> 在 2025-06-17 上传 | 大小：1.88mb | 下载：0

[VHDL编程] A7105-Datasheet-v1.1

说明：无线A7105说明书 0.0 Initial issue. 0.1 Modified specification and add section for TX power setting 0.2 Add top marking info., reflow profile, Carry tape & reel dimensi 0.3 Modify descr iption of state machine and FIFO mode Rename IRQS1/IRQS2 to
<苏春明> 在 2025-06-17 上传 | 大小：1.88mb | 下载：0

[VHDL编程] FPGA-based-PWM-generator

说明：基于FPGA的PWM发生器，将所需的正弦波和三角波转化为数据文件，存入存储器中，用计数器逐一读取产生波形-FPGA-based PWM generator, the desired sine wave and triangular wave into a data file into memory, and one by one to read the counter generates a waveform
<> 在 2025-06-17 上传 | 大小：1.88mb | 下载：0

[VHDL编程] IIC-fpga-verilog

说明：基于fpga的IIC设计，verilog-IIC fpga-based design, verilog
<nick> 在 2025-06-17 上传 | 大小：1.88mb | 下载：0

[VHDL编程] DE2-usb-isp1362-2007-08-18

说明：USB host project with Altera DE2
<Christian Wang> 在 2025-06-17 上传 | 大小：1.88mb | 下载：0

[VHDL编程] dds

说明：利用altera的cyclone FPGA芯片，模拟DDS原理，产生频率可调的正弦波，并使用自带的逻辑分析仪仿真成功-The use altera cyclone FPGA chip, analog DDS principle, have adjustable frequency sine wave, and use the built-in logic analyzer simulation success
<luomeigang> 在 2025-06-17 上传 | 大小：1.88mb | 下载：0

[VHDL编程] jishuqiyuchufaqi

说明：一个关于触发器与计数器的fpga源程序，经调试可用 -a fpga project
<陈妍> 在 2025-06-17 上传 | 大小：1.88mb | 下载：0

[VHDL编程] text

说明：fpga锁相环实验——锁相环使用，开发环境为Quartus II -The fpga- phase-locked loop using phase-locked loop experiment, development environment for the Quartus II
<萧砧> 在 2025-06-17 上传 | 大小：1.88mb | 下载：0

[VHDL编程] ztj

说明：底层基本逻辑单元实现状态机的功能，根据不同的控制位实现状态转化(Basic logic unit realizes state machine function and realizes state transformation according to different control bits)
<ltfy咖啡> 在 2025-06-17 上传 | 大小：1.88mb | 下载：0