[VHDL编程] VHDL

说明：采用VHDL语言设计一个4通道的数据采集控制模块。系统的功能描述如下： 1.系统主时钟为100 MHz。 2.数据为16位-数据线上连续2次00FF后数据传输开始。 3.系统内部总线宽度为8位。 4.共有4个通道（ch1、ch2、ch3、ch4），每个通道配备100 Bytes的RAM，当存满数据后停止数据采集并且相应通道的状态位产生报警信号。 5.数据分为8位串行输出，输出时钟由外部数据读取电路给出。 6.具备
<pengfu> 在 2025-05-30 上传 | 大小：5.51mb | 下载：0

[VHDL编程] ide

说明：ide 的HDL描述.有接口和时续-HDL descr iption of the ide. when there is interface and continued
<zfq> 在 2025-05-30 上传 | 大小：5.54mb | 下载：0

[VHDL编程] Advanced.FPGA.Design-Steve.Kilts.pdf

说明：Advanced FPGA design textbook - Steve Kilts Wiley Publications
<raider> 在 2025-05-30 上传 | 大小：5.54mb | 下载：2

[VHDL编程] Verilog_HDLtiming-.

说明：Verilog_HDL_那些事儿_时序篇 。详细介绍了Verilog HDL的时序分析和设计-Verilog_HDL_ thing _ that the timing articles. Details of the Verilog HDL timing analysis and design
<lvyunpeng> 在 2025-05-30 上传 | 大小：5.53mb | 下载：0

[VHDL编程] Verilog_HDL_time

说明：VHDL入门学习资料，时序相关的例子介绍-VHDL learning data
<张兴泉> 在 2025-05-30 上传 | 大小：5.53mb | 下载：0

[VHDL编程] DE2-VGA-LED

说明：verilog HDL 语言编写的，FPGA的数码管和VGA的显示。调用时不必修改源码，只需引脚映射对就可以-verilog HDL language, FPGA digital and VGA display. Call without having to modify source code, you can just pin on the map
<> 在 2025-05-30 上传 | 大小：5.53mb | 下载：0

[VHDL编程] Xilinx_Workshop-Design_Primer

说明：Xilinx 大学计划Professor Workshops系列课程-Xilinx Workshop FPGA Digital System Design Primer one
<zhibo_zhu> 在 2025-05-30 上传 | 大小：5.51mb | 下载：0

[VHDL编程] FPGA-code--about-a-bookk

说明：这是FPGA嵌入式项目开发一书的实例代码 对于FPGA初学者来说，一定的参考价值-it is code about FPGA, it is valuable for green hand!
<zhangxiaoqiang> 在 2025-05-30 上传 | 大小：5.53mb | 下载：0

[VHDL编程] Verilog-HDL3

说明：VERILOG时序篇，简述了verilog设计过程中时序的相关知识。-VERILOG precursor, this paper expounds the relevant knowledge of VERILOG design process sequence.
<李浩> 在 2025-05-30 上传 | 大小：5.53mb | 下载：0

[VHDL编程] SATA_Procotol_Summary

说明：SATA存储技术介绍文档，含协议及应用说明-SATA Technology
<wang> 在 2025-05-30 上传 | 大小：5.51mb | 下载：0

[VHDL编程] led_test

说明：利用verilog实现了流水灯功能，包含完整的工程文件和测试文件(The use of Verilog to achieve the water light function, including complete engineering documents and test files)
<我爱程序员 > 在 2025-05-30 上传 | 大小：5.54mb | 下载：0

[VHDL编程] down_up_dds

说明：在Vivado下完成AD输入到下变频的功能，频率可配置，通用化设计。(The function of AD input to down conversion is completed under Vivado, and the frequency is configurable and universal design.)
<Park_sc> 在 2025-05-30 上传 | 大小：5.53mb | 下载：0