[VHDL编程] P8051

说明：This a FREE tool chain which compiles C codes into 8051 binary code, converts the binary to RTL ROM, and simulate in Modelsim. SDCC is the compiler. Example compilation: cd compile sdcc --iram-size 0x80 --xram-size 0x800 t8051.c RE
<zhao xin ke> 在 2025-06-09 上传 | 大小：7.73mb | 下载：0

[VHDL编程] xilinx_edk_9.2_crack

说明：xilinx edk 9.2 破解器/注册机-xilinx edk 9.2 crack
<石小磊> 在 2025-06-09 上传 | 大小：7.75mb | 下载：0

[VHDL编程] CPLD_FPGA

说明：卡内基梅陇大学课程讲卡内基梅陇大学课程讲义-Carnegie Mellon University, Carnegie Mellon University about verilog verilog course lecture notes
<胡刚> 在 2025-06-09 上传 | 大小：7.73mb | 下载：0

[VHDL编程] fpga

说明：18b20基于fpga对温度进行数码管的显示-18b20 fpga
<shihao> 在 2025-06-09 上传 | 大小：7.72mb | 下载：0

[VHDL编程] AD9262

说明：AD9262 用Verilog代码完成对AD9262的控制-AD9262 complete control of the AD9262 Verilog code
<> 在 2025-06-09 上传 | 大小：7.73mb | 下载：0

[VHDL编程] temperature

说明：用Verilog语言编写的基于FPGA实现的温度检测装置，检测精度为小数点后六位。-A temperature sensing device based on FPGA using Verilog language, the detection accuracy of six decimal places.
<高俊开> 在 2025-06-09 上传 | 大小：7.74mb | 下载：0

[VHDL编程] IP

说明：ALTERAL的stratix4的IP核的使用讲解PPT，便于理解Stratix的IP核调用-The IP core stratix4 ALTERAL the use to explain the PPT, to facilitate the understanding the Stratix of IP core call
<lee> 在 2025-06-09 上传 | 大小：7.74mb | 下载：0

[VHDL编程] pipelined_computer

说明：基于de2-board的汇编以及verilog的五段流水线CPU代码，适合新手学习-Based on the de2-board assembler, and the five-stage pipelined CPU verilog code, suitable for novice learning
<laoxu> 在 2025-06-09 上传 | 大小：7.75mb | 下载：0

[VHDL编程] 18b20_code

说明：利用DS18b20温度传感器设计的温度计，温度值在数码管上显示。包括源代码，modelsim仿真与DS18B20相关PDF资料-Temperature sensor design use DS18b20 thermometer, the temperature value is displayed on the digital control. Including source code, modelsim simulation and DS18B20 information related t
<丛梦龙> 在 2025-06-09 上传 | 大小：7.74mb | 下载：1

[VHDL编程] sc_computer_student

说明：单周期CPU,需要一定代码的添加，DE2板，altera工程环境-Single-cycle CPU, need to add some code, DE2 board, altera engineering environment
<郭成> 在 2025-06-09 上传 | 大小：7.73mb | 下载：0

[VHDL编程] spi

说明：基于FPGA的spi通讯模块（16位数据输出）-Spi communication module based on FPGA (16 bit data output)
<常云鹏> 在 2025-06-09 上传 | 大小：7.72mb | 下载：0

[VHDL编程] 60s qiangdaqi

说明：1.抢答器同时供N名选手，(此处假设4个)分别用4个按钮S0～?S3表示。? 2.设置一个系统“开始复位”开关S，该开关由主持人控制（当主持人按下该开关后以前的状态复位并且开始计时抢答）。?3．抢答器具有锁存与显示功能。即选手按动按钮，锁存相应的编号，并在LED数码管上显示，同时扬声器发出报警声响提示。选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系统清除为止。?(1. Responder at the same time for N players, (here assumed
<drb> 在 2025-06-09 上传 | 大小：7.74mb | 下载：0