[VHDL编程] 8x8IDCT

说明：8x8 iDCT verilog code 一次輸入八個點-8x8 iDCT verilog code once the importation of eight points
<Emuil> 在 2025-06-09 上传 | 大小：7.92mb | 下载：0

[VHDL编程] FFT_128_floating_point

说明：基于Altera FPGA 的FFT128浮点运算模块(veriolg HDL+C51) (开发环境：KeilC51+Quartus7.2）-The module of 128 floating-point FFT based on Altera FPGA(veriolg HDL+C51) （Development environment：KeilC51+Quartus7.2）
<ch> 在 2025-06-09 上传 | 大小：7.93mb | 下载：0

[VHDL编程] sd_card

说明：基于FPGA的SD控制器,ALTERA的3C25开发板上可跑-SD controller base on FPGA，implement in altera NEEK board.
<arcui zhang> 在 2025-06-09 上传 | 大小：7.98mb | 下载：0

[VHDL编程] CPU

说明：基于32位MIPS流水线CPU，由自己独立完成，-Pipelined 32-bit MIPS-based CPU, by themselves independently,
<张朋> 在 2025-06-09 上传 | 大小：7.97mb | 下载：0

[VHDL编程] Gerhard-Fettweis-at-BWRC-2009-09-18

说明：Signal processing and its implementation for LTE-Advanced
<saravanan> 在 2025-06-09 上传 | 大小：7.92mb | 下载：0

[VHDL编程] FIR---ALEX

说明：Filter c language, better validation, able to run the filter C language-FIR filter VHDL, you can use, though a bit......
<许震> 在 2025-06-09 上传 | 大小：7.94mb | 下载：0

[VHDL编程] FaceDetection

说明：基于adoost的fpga人脸检测程序，代码采用了verilog编写，用的是xilinx的virtex5芯片-face detection based on adboost. verilog is used，and virtex5 it isimplementated on virtex5.
<张驠> 在 2025-06-09 上传 | 大小：7.93mb | 下载：0

[VHDL编程] sdram_test

说明：自己实现的一个基于SOPC架构的SDRAM模块-Own implementation of an architecture based on SOPC SDRAM module
<才新和> 在 2025-06-09 上传 | 大小：7.94mb | 下载：0

[VHDL编程] sos_module

说明：用FPGA实现sos摩尔密码，即输出电平信号短长短。就是有次序的控制输出莫斯密码的“点”，“画”和“间隔”。而 control_module.v 是一个简单的定时触发器，每一段时间都会使能sos_module.v。-Realized by FPGA sos mole password, the output signal level of short duration. There is a sequence of output control points Moss password,
<洪伟达> 在 2025-06-09 上传 | 大小：7.97mb | 下载：0

[VHDL编程] 4M4ppm

说明：以前用verilog做的 4ppm编码，红外通信的编码解码，串口速度4Mbit每秒-Previously used verilog to do 4ppm encoding, infrared communication codec, serial speed 4Mbit per second
<cc> 在 2025-06-09 上传 | 大小：7.92mb | 下载：0

[VHDL编程] ex8_232

说明：这是一个用于自收自发的uart通讯代码，包括波特率设置模块、uart收发模块，上位机使用串口调试助手(Uart module is used to communite with PC in the way of spontaneous collection, including buad setting and transceiver. Upper computer is serial debugging assistant.)
<何谓因你心醉 > 在 2025-06-09 上传 | 大小：7.95mb | 下载：0

[VHDL编程] Double_Pulse_Test

说明：利用VHDL语言描述出一个双脉冲，可任意设置两脉冲长和中间时间间隔。(A double pulse is described in VHDL language, and the two pulse length and the intermediate time interval can be arbitrarily set.)
<张子铭 > 在 2025-06-09 上传 | 大小：7.93mb | 下载：0