[VHDL编程] ex8_9_PLL

说明：FPGA入门，PLL不再是难题；本文件包提供PLL的的程序，供大家参考，请做出批评-FPGA Starter, PLL is no longer a problem this package provides procedures for the PLL, for your reference, please make a critical
<邓小生> 在 2025-06-13 上传 | 大小：26.87mb | 下载：0

[VHDL编程] Xilinx-EDK-tool-development

说明：基於Xilinx EDK的嵌入式系統研發-Xilinx EDK development
<周公瑾> 在 2025-06-13 上传 | 大小：26.9mb | 下载：0

[VHDL编程] EDAandVerilog-HDL

说明：这是一本EDA技术和Verilog语言的书籍，对EDA学习者有很大的帮助-This is an EDA technology and Verilog language books, great for the EDA to help learners
<hanwang> 在 2025-06-13 上传 | 大小：26.77mb | 下载：0

[VHDL编程] fft

说明：一个fft算法的应用,对于初学者对于FFT算法的应用有了很大的帮助-The application of a fft algorithm, FFT algorithm for the application for beginners has been a great help
<jibaozhang> 在 2025-06-13 上传 | 大小：26.58mb | 下载：0

[VHDL编程] dpramcore

说明：基于altera fpga的dpram ipcore 设计，包含整个工程和modelsim仿真文件。读写地址及读写使能是通过数据产生模块来产生。-Altera fpga dpram ipcore design, including engineering and modelsim simulation file. Read and write address and read and write is through the data module.
<ghj> 在 2025-06-13 上传 | 大小：26.74mb | 下载：0

[VHDL编程] ramipcore

说明：使用vhdl 语言在fpga环境下实现ram ip core-Environment in fpga vhdl language used to achieve ram ip core
<wang> 在 2025-06-13 上传 | 大小：26.74mb | 下载：0

[VHDL编程] gobang

说明：一个用verilog实现的五子棋程序，用在fpga上，连接显示器，可选择与电脑对战或是双人对战，按wsad控制方向，回车控制落子，程序会自动判断输赢并显示结果-A 331 procedures implemented by verilog, used in fpga, connect the monitor, you can choose to play against the computer or a double play, press wsad control the direction
<csy> 在 2025-06-13 上传 | 大小：26.56mb | 下载：1

[VHDL编程] addafilter

说明：基于NIOSii的数字滤波器，包括AD和DA的读取输出部分，包括C语言源码和verilog源工程-digital filter based on Nios2
<胡哲哲> 在 2025-06-13 上传 | 大小：26.84mb | 下载：0

[VHDL编程] IIR

说明：基于nios ii嵌入式系统的IIR滤波器实现，自带ADC,DAC驱动代码-according nios ii
<jiangxin> 在 2025-06-13 上传 | 大小：26.81mb | 下载：0

[VHDL编程] mys-xc7z020-lcd-xylon

说明：Zturn board verilog source with LCD driver.
<ratfink > 在 2025-06-13 上传 | 大小：26.85mb | 下载：0

[VHDL编程] wuziqi

说明：verilog HDL语言编写的五子棋算法的实现，可直接在Quartus中仿真。(The implementation of the Gobang algorithm written in verilog HDL language can be directly simulated in Quartus.)
<较为英俊的人> 在 2025-06-13 上传 | 大小：26.97mb | 下载：0

[VHDL编程] jesd204_0_ex

说明：jesd204b接收部分程序和带仿真历程(Jesd204b receiving part program and simulation process)
<willing_bank> 在 2025-06-13 上传 | 大小：26.68mb | 下载：0