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[VHDL编程] counter
说明：一个100MHZ的时钟信号经过分频器得到1HZ信号，然后输入到三位计数器中，计数器的输出在相应的FPGA上的LED灯上展示。该程序主要包含四部分：测试文件、顶层文件、分屏器模块和计数器模块。-100MHZ clock signal through a divider to get 1HZ signal, and then input to the three counters, the output of the counter displayed on the corresponding LE<asong> 在 2025-06-05 上传 | 大小：1kb | 下载：0
[VHDL编程] Verilog-Code-Receiver
说明：Verilog Code for Receiver USART<Tushar> 在 2025-06-05 上传 | 大小：1kb | 下载：0
[VHDL编程] Verilog-Code-Transmitter
说明：Verilog Code for Transmitter USART<Tushar> 在 2025-06-05 上传 | 大小：1kb | 下载：0
[VHDL编程] 3jiekaihuanDAFIR
说明：采用开环DA的FIR滤波器，可以提高滤波器的速度，此程序为3个系数，4位输入的DA FIR滤波器的开环形式。-Open-loop DNA FIR filter, can improve the speed of the filter, the procedure for the three coefficients, open-ring form four inputs DA FIR filter.<yang> 在 2025-06-05 上传 | 大小：1kb | 下载：0
[VHDL编程] iir_pipe
说明：此程序应用了流水线技术来实现IIR滤波器，它是由一个非递归部分和一个具有延迟为2和系数为9/16的递归部分构成。-The procedure applied to the pipeline techniques to achieve an IIR filter, which consists of a non-recursive portion and having a delay of 2 and a coefficient of the recursive part 9/16 constit<yang> 在 2025-06-05 上传 | 大小：1kb | 下载：0
[VHDL编程] duoxiangchouqu
说明：该程序采用多相分解方式实现的抽取器滤波器，该抽取器的运行速度要比向下采样器的通常FIR滤波器的速度快R倍。-The program uses polyphase decomposition way to achieve the decimation filter, the speed of the extractor runs faster than the down sampler of the FIR filter is generally faster R times.<yang> 在 2025-06-05 上传 | 大小：1kb | 下载：0
[VHDL编程] sinclvboqi
说明：该程序实现了sinc滤波器的分数延迟速率变换器，其中R = 0.75.-The program implements a sinc filter fractional delay rate converter, where R = 0.75.<yang> 在 2025-06-05 上传 | 大小：1kb | 下载：0