[VHDL编程] PowerSum

说明：此模块的主要功能是实现距离单元数据的功率和求解，即把输入信号的实部、虚部分别 求解平方和，然后把两者相加，每个距离单元内有1024个复数数据 接口： clk 时钟信号，50MHz rst_n 复位信号，低电平有效 PowerSumInEn：功率和模块输入信号的有效信号，1bit，高电平有效 PowerSumInRe：功率和模块输入信号的实部，8bit PowerSumInIm：功率和模块输入信号的虚部，8bit PowerSumOut： 功率和模块输出
<一哥> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] spi_master_module

说明：Simple VHDL SPI-module core source code (only spi-master)
<Alex> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] dht11

说明：DTH11温湿度模块的verilog HDL 代码-The verilog HDL code of DTH11
<莫云杰> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] edge-detection1

说明：基于FPGA开发环境，根据Sobel model算法，关于边缘检测的verilog代码。-the code of edge detection based on verilog.
<Oscar> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] led_test

说明：在例程中，我们要做的是流水灯实验，顾名思义就是要LED象流水一样的点亮，这样说吧，就是先单独点亮第一个，然后点亮第二个-In the routine, we have to do is water lamp experiments, as the name suggests is to water, like the LED is lit, so to speak, a first single lighting is the first, second and lighting
<杨强> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] simple

说明：FIRST WORD FALL THROUGH FIFO
<nemo> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] ram

说明：基于VHDL的教学实验机ram芯片连续读写-RAM chip based on VHDL continuous read and write
<9999> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] n_Bit_Counter

说明：n bit counter verilog code
<saki> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] qpsk

说明：QPSK数字的Verilog调制器的设计和实现-Design and Implementation of Verilog Modulator for QPSK Digital
<吴凌峰> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] clock

说明：一个简易的数字钟，可以根据输入的时钟频率来计时-A simple digital clock can be clocked based on the input clock frequency
<王一> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] jsq

说明：一个在ise平台上写的计算机小程序，可以计算加减乘除，输入位数为10位，三位小数-A computer on the ise platform to write a small program, you can calculate the addition and subtraction multiplication and division, the input bit is 10, three decimal
<王一> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] johnson

说明：流水灯程序，可以满足JTAG和AS两种配置方式，已验证-Water light program, you can meet the JTAG and AS two configurations, has been verified
<Mc kang> 在 2025-06-18 上传 | 大小：1kb | 下载：0