[VHDL编程] scan_led

说明：用硬件描述语言verilog hdl写的实现动态扫描显示的代码。-Using Hardware Descr iption Language Verilog HDL written to achieve dynamic scanning display code.
<hdwahfi> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] syncfifo

说明：一个简单的基于single port ram 的同步fifo。只能支持只写或只读。-A simple single port ram based on the synchronization fifo. Can only support write-only or read-only.
<刘宇洋> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] LCD12864

说明：lcd12864的中文显示。可以通过查询ACSII码进行更改。-Lcd12864 Chinese display. You can change the code by querying ASCII.
<刘宇洋> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] VGA

说明：用verilog编写的vga显示colorbar图像。包含VGA驱动程序，分辨率为640*480.-Vga with verilog display colorbar image. Includes VGA driver with a resolution of 640* 480.
<刘宇洋> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] Butterfly_lovers_beef

说明：verilog编写的蜂鸣器音乐《梁山伯与祝英台》。系统时钟为50MHz。-Verilog prepared buzzer music Butterfly Lovers . The system clock is 50MHz.
<刘宇洋> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] async_fifo

说明：用verilog编写的简单异步fifo。可以给初学者用来学习fifo的初步工作原理。（不能直接使用。）-Verilog prepared by the simple asynchronous fifo. Can be used for beginners to learn fifo the initial working principle. (Can not be used directly.)
<刘宇洋> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] pwm_generate_module

说明：verilog编写的，用按键控制PWM波占空比。可以定义死区，用来控制舵机或者led灯的亮暗。-Verilog prepared, with the button to control the PWM wave duty cycle. You can define the dead zone, used to control the steering gear or led lights bright and dark.
<刘宇洋> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] cla_16bit

说明：verilog 16bit carry lookahead adder-verilog 16bit carry lookahead adder
<uiop7890> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] LED

说明：简单的流水灯设计，四个灯轮流闪，测试通过-led test， shift
<haoluo> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] fec

说明：RS编码电路 ，包括乘法器的模块和编码部分 RS编码器\mula_0.v RS编码器\mula_1.v RS编码器\rscode.v(The RS encoding circuit includes a multiplier module and an encoding section RS encoder \mula_0.v RS encoder, \mula_1.v, RS encoder, \rscode.v)
<ZJWANG > 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] qam16 modulator

说明：QAM16 MODULATOR VERILOG CODE ON FPGA
<GIRISH > 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] booth

说明：16位booth乘法器的实现：先将被乘数的最低位加设一虚拟位。开始虚拟位变为零并存放于被乘数中，由最低位与虚拟位开始，一次判定两位，会有4种判定结果。(The 16 bit booth multiplier to achieve: first the least significant bit is added with a virtual position. Start a virtual becomes zero and stored in the multiplicand, startin
<药 > 在 2025-06-18 上传 | 大小：1kb | 下载：0