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[VHDL编程] VHDL
说明:电路主要由七个模块组成:时钟产生模块用于产生1KHz的扫描时钟和1Hz的时钟;二分频模块用于对1Hz的时钟信号二分频;测量/校验选择模块用于功能选择;计数模块用于对输入的cp信号计数;送存选择、报警电路根据选择的量程送存信号并显示单位,在超出所选量程时报警;锁存器锁存要显示的结果;扫描显示模块在1KHz的扫描时钟下,依次扫描三个数码管,并显示结果。-The circuit consists of seven main modules: clock generation module is use<张骞> 在 2025-06-08 上传 | 大小:2kb | 下载:0
[VHDL编程] Lab_COUNTER
说明:Lab experiment : 50 MHz clk 4 bit counter (CLR + parallel load + pause ) on spartan3e<fox> 在 2025-06-08 上传 | 大小:2kb | 下载:0
[VHDL编程] oob_control
说明:sata协议物理层的OOB带外信号控制实现的VHDL代码-the sata protocol physical layer OOB band signal control VHDL code<pearson> 在 2025-06-08 上传 | 大小:2kb | 下载:0
[VHDL编程] ssram_Controler
说明:DE2-70开发板上的SSRAM的读取数据控制器,通过拨码可以实现读取数据。-DE2-70 development board SSRAM read data controller, through DIP can read data.<boyzone> 在 2025-06-08 上传 | 大小:2kb | 下载:0
[VHDL编程] wu1_selfcheck_beh_0
说明:32位的乘法器,能在ISE软件中进行仿真。能看到仿真效果。-32-bit multiplier, the ISE software simulation. Can see the simulation results.<吴凤妹> 在 2025-06-08 上传 | 大小:2kb | 下载:0