[VHDL编程] fftw3mat

说明：介绍了如何利用c语言来实现数字信号处理中常用的fft，并介绍了如何利用matlab验证-intruduce how to use c to finish fft,and use matlba to ensure
<黄易飞> 在 2025-06-17 上传 | 大小：862kb | 下载：0

[VHDL编程] traffic

说明：该文件包括全部的交通信号灯控制的VHDL源代码以及顶层原理图的设计，七种恰当的采用了状态机，功能完全正确而稳定。-This document includes all of the traffic lights controlled by the top-level VHDL source code, as well as schematic design, the appropriate use of the seven kinds of state machines, function en
<王伟> 在 2025-06-17 上传 | 大小：864kb | 下载：0

[VHDL编程] DAC902

说明：DAC902测试 Quartus II 实现的-DAC902 test Quartus II implementation
<叶才三> 在 2025-06-17 上传 | 大小：862kb | 下载：0

[VHDL编程] 8bit_up

说明：8 bit microprocessor made3 by iitd
<vishwas> 在 2025-06-17 上传 | 大小：864kb | 下载：0

[VHDL编程] ldpc_decoder_802_3an_latest.tar

说明：ldpc decoder 802-3an,最新版本,verilog版本.完成基于LDPC解码 -ldpc decoder 802-3an, the latest version, verilog version. LDPC decoder based on the completion
<shen> 在 2025-06-17 上传 | 大小：864kb | 下载：0

[VHDL编程] xapp1076

说明：Implementing Triple-Rate SDI with Spartan-6 FPGA GTP Transceivers
<Arun> 在 2025-06-17 上传 | 大小：863kb | 下载：0

[VHDL编程] H.264decodeVerilog

说明：基于FPGA的EDA设计技术，用Verilog硬件设计语言解压缩H.264格式的视频压缩文件。-FPGA-based EDA design, using Verilog hardware design language decompress H.264 video compression format file.
<吴文> 在 2025-06-17 上传 | 大小：862kb | 下载：0

[VHDL编程] EDA

说明：其测量范围为1MHz。量程分10kHz，100kHz和 1MHz三档（最大读数分别为9.99kHz,99.9kHz,999kHz）。 被测信号由信号发生器提供。 -The measuring range of 1MHz. Range sub-10kHz, 100kHz and 1MHz third gear (maximum reading for the 9.99kHz, 99.9kHz, 999kHz). The measured signal from the signal generat
<安德森> 在 2025-06-17 上传 | 大小：862kb | 下载：0

[VHDL编程] sysemdesign

说明：利用FPGA对信道传输后的信号进行采样并提取同步锁相的一种实现-The signal channel is sampled and a synchronous phase-locked extraction using FPGA
<zhao chuan> 在 2025-06-17 上传 | 大小：863kb | 下载：0

[VHDL编程] jiajian

说明：利用Verilog语言编写的按键实现数码管显示数字的加减，通过三个按键分别实现加1和减1操作 以及复位操作，BASYS2开发板验证。-Verilog language use buttons to achieve digital display digital subtraction achieve plus one and minus one operation and reset operation, BASYS2 development board were verified by thr
<孙伟> 在 2025-06-17 上传 | 大小：864kb | 下载：0

[VHDL编程] 24T

说明：24小时周期时钟设计，通过quartus模块实现24小时周期时钟，包含模拟的时钟脉冲。-24 hour cycle clock design, through the quartus module to achieve a 24 hour cycle of the clock, including analog clock pulse.
<邓安华> 在 2025-06-17 上传 | 大小：864kb | 下载：0

[VHDL编程] TrabPrat_70889

说明：exemplo codigo vhdl no ise
<diegorezek > 在 2025-06-17 上传 | 大小：864kb | 下载：0