[VHDL编程] QUARTUSIICONFIGURE

说明：这是一个有关FPGA外部配置的一个视频教程，希望大家下载。-This is an external FPGA configuration a video tutorial, I hope you download.
<裴跃生> 在 2025-07-31 上传 | 大小：832kb | 下载：0

[VHDL编程] VHDLlanguage

说明：VHDL语言详解，详细描述了VHDL语言设计规范，有帮助哦-VHDL LANGUAGE DESIGN
<dragon> 在 2025-07-31 上传 | 大小：833kb | 下载：0

[VHDL编程] VHDL

说明：vhdl语言详解，入门必看。建议初学者仔细阅读-no
<xxl> 在 2025-07-31 上传 | 大小：833kb | 下载：0

[VHDL编程] SZZ

说明：这是一个数字钟的VHDL语言，具有调时、调秒、调分功能，同时，还具有十二小时制向二十四小时制切换功能-This is a digital clock in VHDL language, with a tune, the tone seconds and sub-transfer function, while the system also has 12 hours to 24 hours the system switching function
<蔡斌> 在 2025-07-31 上传 | 大小：832kb | 下载：0

[VHDL编程] sopc_altera_monitor_program

说明：This book descripe sample example to use altera monitor wih quartes
<mhsz> 在 2025-07-31 上传 | 大小：832kb | 下载：0

[VHDL编程] tut_sopc_introduction_vhdl_2

说明：This book descripe how use altera monitor program with sopc fpga by verilog language
<mhsz> 在 2025-07-31 上传 | 大小：833kb | 下载：0

[VHDL编程] FPGADPLL

说明：vhdl file wish you like it please download it right now as soon as possible~-vhdl file wish you like it please download it right now as soon as possible~!!!!!
<peter> 在 2025-07-31 上传 | 大小：833kb | 下载：0

[VHDL编程] VHDL

说明：详细讲解VHDL语言的运用,让大家能够更详细的运用VHDL语言！-skdfjhkghe aklsjhdgflkejg g
<fangxiao> 在 2025-07-31 上传 | 大小：833kb | 下载：0

[VHDL编程] elements-of-uml-2

说明：Ebook, Uml 2 langage et eléments de base
<Kimi> 在 2025-07-31 上传 | 大小：833kb | 下载：0

[VHDL编程] Altera-Xilinx-Lattice-USB-blaster

说明：潜力逐项研究Altera、Xilinx、Lattice的USB下载线。最终希望做成“开源的Altera、Xilinx、Lattice三合一的USB下载线”。填补国内的空白，以及为电子爱好者提供廉价的开发工具。-3 to 1 Altera、Xilinx、Lattice USB blaster
<车万方> 在 2025-07-31 上传 | 大小：833kb | 下载：0

[VHDL编程] VHDLprogramming-language

说明：阐述了VHDL硬件描述语言的语法结构，编程方法，适合初学者入门学习-VHDL hardware descr iption language describes the syntax of the structure, programming method, suitable for beginners to start learning
<xxj> 在 2025-07-31 上传 | 大小：833kb | 下载：0

[VHDL编程] yiweijicunqi

说明：使用并置“&”法写出通用移位寄存器的VHDL模型。在时钟控制下将输入数据寄存，在满足输出条件时输出数据。-Use and set & method common shift register to write VHDL models. Under clock control the input data registers, the output data in the output condition is satisfied.
<陈睿祺> 在 2025-07-31 上传 | 大小：833kb | 下载：0