[VHDL编程] Modelsim

说明：这是关于MODELSIM58的东西,大家感兴趣的话可以下载.原文的名字是MODELSIM中文教程,可惜又不支持中文名字.-This is on MODELSIM58 things, everyone interested can be downloaded. The original Chinese name is ModelSim Tutorial, but do not support the Chinese name.
<madder> 在 2025-06-08 上传 | 大小：709kb | 下载：0

[VHDL编程] MIPS

说明：
<stephen> 在 2025-06-08 上传 | 大小：709kb | 下载：0

[VHDL编程] DE2_70_TOP

说明：在quartus上实现电子锁的设计，采用cyclone的板子，方便设置初始密码，更新密码-Quartus to achieve in the design of electronic locks, using cyclone of the board, easy to set the initial password, update password
<崔海> 在 2025-06-08 上传 | 大小：710kb | 下载：0

[VHDL编程] beipingqi

说明：基于cd4046的倍频器的设计，可以实现1到10khz的倍频-Cd4046-based frequency doubler is designed to achieve a multiplier to 10khz
<wlp> 在 2025-06-08 上传 | 大小：710kb | 下载：0

[VHDL编程] 20100413160457488989

说明：eda 开发系统相关软硬件介绍KX_7C5E+型EDA开发系统配置及实验简介-sf
<yanghongmei> 在 2025-06-08 上传 | 大小：710kb | 下载：0

[VHDL编程] digital-clock

说明：digital clock by verilog
<nedved> 在 2025-06-08 上传 | 大小：710kb | 下载：0

[VHDL编程] SIN_NEW1Hz

说明：正弦波信号的产生,频率为1Hz,FPGA处理模块各部分所需工作时钟信号由输入系统时钟信号经分频得到，系统时钟输入端应满足输入脉冲信号的要求-generte sin wave, the frequence is 1Hz,FPGA processing module is required to work various parts of the system clock signal from the input clock signal by dividing the system clock
<刘佳> 在 2025-06-08 上传 | 大小：710kb | 下载：0

[VHDL编程] VMMing_Testbench_by_Example

说明：基于VMM的验证实例，描述了对一个fifo的验证平台-a systemverilog testbench for vmm
<ssss> 在 2025-06-08 上传 | 大小：710kb | 下载：0

[VHDL编程] rs

说明：RS(255,239)verilog代码，已通过quartusII仿真，满足设计要求，需要的可以拿去参考-RS (255,239) Verilog code, through quartusII Simulation meet the design requirements, the need to take reference
<王诚> 在 2025-06-08 上传 | 大小：710kb | 下载：0

[VHDL编程] DSP_Builder

说明：DSP Bulider入门资料。适合初学者入手-the DATA of TI dsp bulider ,this manul can use for primier hander,and you can master dsp bulider fasterly
<吕攀攀> 在 2025-06-08 上传 | 大小：711kb | 下载：0

[VHDL编程] dianzhen

说明： 需要实现点阵按列依次并且循环显示的效果，可以分析视觉上可以观察到列的变化，则列的扫描频率必定要远远小于行扫描的频率。在程序中，设置行扫描的频率等于前次实验中数码管扫描的频率，设置列扫描的频率为5HZ，即每0.2s显示亮的一列向前推进一列。在程序中，使用16进制计数作为74HC154的输入：分出5hz的频率，并用其计数，将计数值作为74HC154，则其译码产生的输出变化也为5hz，并且实现每列一次选通。由于每行对应的数码管共阳极。直接赋高电平。则可以实现所需要的功能。行扫面则是要实现先依行点亮，
<丁明凯> 在 2025-06-08 上传 | 大小：711kb | 下载：0

[VHDL编程] LCD12864显示汉字

说明：利用LCD1864显示FPGA数据，可以作为底层驱动(Using LCD12864 to display the data of FPGA,you can make it be your driver;)
<朽木生> 在 2025-06-08 上传 | 大小：710kb | 下载：0