[VHDL编程] VHDL 倒计时

说明：VHDL实现 下载可运行
<shushanfu@yahoo.com.cn> 在 2011-03-09 上传 | 大小：649.68kb | 下载：0

[VHDL编程] DW8051

说明：大名鼎鼎的Synopsys公司出的8051IP Core VHDL语言编写，能被keilC51支持-famous Synopsys Core 8051IP the VHDL language, can be supported keilC51
<李无志> 在 2025-06-14 上传 | 大小：649kb | 下载：0

[VHDL编程] 8051参考设计_Oregano System 提供_vhdl

说明：8051参考设计，与其他8051的免费IP相比，文档相对较全，Oregano System 提供-8051 reference design, and other free IP in 8051 compared to relatively entire document, Oregano System for
<陈旭> 在 2025-06-14 上传 | 大小：649kb | 下载：0

[VHDL编程] STEP_MOTOR_DEGREE_FORWARD_REVERSE_LCD

说明：將正在順時針或逆時針旋轉的步進馬達目前角度顯示在ＬＣＭ上。-will is clockwise or anti-clockwise rotation of the stepper motor show in the current perspective on the LCM.
<陳大衛> 在 2025-06-14 上传 | 大小：649kb | 下载：0

[VHDL编程] vhdl

说明：电子书... ... ... ... ....vhdl-E-books ... ... ... ... ... ... ... ... .... vhdl
<> 在 2025-06-14 上传 | 大小：649kb | 下载：0

[VHDL编程] 68013FIFOIN

说明：Verilog HDL 编写的CY7C68013 SLAVE FIFO接口程序，实际测试可用。可以直接跟上位机连接，传输数据。-Verilog HDL prepared CY7C68013 SLAVE FIFO interface program, the actual test can be used. Keep pace with the digital machine can be directly connected to transmit data.
<huanghui> 在 2025-06-14 上传 | 大小：649kb | 下载：0

[VHDL编程] sin_sample_clock

说明：EP2C CYCONLY 系列的FPGA时钟测试程序，是由内部时钟分频后，点亮数码显示灯来证明的。绝对好用的程序。编写的执行效率很高-EP2C CYCONLY series FPGA clock test procedure is determined by the internal clock frequency, the lamp lit digital display to prove. Absolute-to-use program. The preparation of the imp
<LILI> 在 2025-06-14 上传 | 大小：649kb | 下载：0

[VHDL编程] lift_controler-verilog

说明：电梯控制程序！！ verilog 描述的-Elevator control procedures! ! described in verilog
<pan> 在 2025-06-14 上传 | 大小：649kb | 下载：0

[VHDL编程] vhdl

说明：fpga的时钟讲解，vhdl的，源代码，可以测试-fpga on the clock, vhdl, and source code, to test
<黎德才> 在 2025-06-14 上传 | 大小：649kb | 下载：0

[VHDL编程] 42S83200B-16160B

说明：详细介绍了SDRAM的时序控制，如果使用VHDL代码从SDRAM中读取数据。-Details of the SDRAM timing control, if you use VHDL code to read data from the SDRAM.
<wang yong> 在 2025-06-14 上传 | 大小：650kb | 下载：0

[VHDL编程] jianyiluojifenxiyi

说明：基于verilog 的简易逻辑分析仪，已经过调试-Simple verilog based logic analyzer, has been testing
<李康> 在 2025-06-14 上传 | 大小：650kb | 下载：0

[VHDL编程] shuzizhonganjian

说明：设计一个数字钟，本设计要求一个12进制或24进制的具有时、分、秒计时功能的数字钟，并能进行时和分的调整。-Design a digital clock, this design requires a 12 or 24 hexadecimal hexadecimal have the hours, minutes, seconds, chronograph function digital clock, and can be adjusted hours and minutes.
<bian> 在 2025-06-14 上传 | 大小：650kb | 下载：0