资源列表
[VHDL编程] dds_using_FPGA
说明:verilog编写基于fpga的DDS实现-Verilog prepared based on the FPGA to achieve the DDS<宇天> 在 2025-12-30 上传 | 大小:438kb | 下载:0
[VHDL编程] dds_using_FPGA
说明:用FPGA实现的DDS,简单实用,通过调试-Implemented with FPGA DDS, simple and practical, by commissioning<hwp> 在 2025-12-30 上传 | 大小:438kb | 下载:0
[VHDL编程] Verilog--coding--style
说明:Verilog可综合代码编写风格介绍。属于HW中央逻辑开发部的绝密资料,加上本人的总结而成。喷血推荐。-The coding style of Verilog language. It is very useful for verilog system developer<liangyao> 在 2025-12-30 上传 | 大小:438kb | 下载:1
[VHDL编程] Verilog-For-Dummies
说明:Verilog HDL for Dummies! Verilog for Beginners. Easy tutorial<Florin Secal> 在 2025-12-30 上传 | 大小:438kb | 下载:0
[VHDL编程] usb3300_20081015.tar
说明:usb sourcecode in vhdl along with document explaining it.test bench also added.<chuba> 在 2025-12-30 上传 | 大小:438kb | 下载:0
[VHDL编程] CRC-generator
说明:提出了一种32位并行和高度流水线的循环冗余码(CRC)发生器。 该设计可以处理5个不同的通道,每个输入速率为2Gbps(总输出吞吐量为5x4Gbps)。 生成的CRC与32位以太网标准兼容。 该电路已经在0.35Micron标准CMOS工艺中使用标准单元实现,其使用Galois Fields的特性,并且被认为是“自由的”IP。-A 32-bit parallel and highly pipelined Cyclic Redundancy Code (CRC) generator is<asdtgg> 在 2025-12-30 上传 | 大小:439kb | 下载:0
[VHDL编程] Up_Down_Counter v1.0
说明:FPGA Up/Down couner Module<serg_86 > 在 2025-12-30 上传 | 大小:439kb | 下载:0