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[VHDL编程] watch
说明:一个用VHDL编程基于CPLD的EDA实验板开发可以实现顺计时和倒计时的秒表。要求计时的范围为00.0S~99.9S,用三位数码管显示。 (1) 倒计时:通过小键盘可以实现设定计时时间(以秒为单位,最大计时时间为99.9秒)。通过键盘实现计时开始、计时结束。当所设定的倒计时间到达00.0S后,自动停止倒计时,同时响铃。 (2) 顺计时:初始值为00.0S,通过键盘实现开始计时和结束计时功能。计时结束后,显示记录的时间。 (3) 用三个发光二极管正确显示以下状态:倒计时状态、顺计时状态<YUJIAN.XU> 在 2025-06-28 上传 | 大小:403kb | 下载:0
[VHDL编程] shopping
说明:利用vhdl编写的商店的模型程序,调试通过,可以正常模拟,欢迎大家使用-Prepared by the use of VHDL procedures store model, debugging is passed, can the normal simulation, welcome to use<0508140110> 在 2025-06-28 上传 | 大小:403kb | 下载:0
[VHDL编程] CFO_Correction
说明:载波频率同步Verilog程序 基于xilinx ise 实现-Carrier frequency synchronization Verilog program is based on xilinx ise to achieve<sunk> 在 2025-06-28 上传 | 大小:403kb | 下载:0
[VHDL编程] CPLD_stepper_motor
说明:用CPLD控制简单的步进电机,有源码和仿真文件。-Simple to use CPLD stepper motor control, with source code and simulation files.<kele> 在 2025-06-28 上传 | 大小:403kb | 下载:0
[VHDL编程] BPSK_Modulator
说明:IMPLEMENTATION OF BPSK MODULATOR IN FPGA<hung> 在 2025-06-28 上传 | 大小:403kb | 下载:0