[VHDL编程] dds_8bit

说明：rom地址宽度8位，256个正弦波数据。频率控制字可以步进，具有清零功能。-rom address the width of 8, 256 sine wave data. Frequency control word can step has cleared function.
<eroad > 在 2025-06-09 上传 | 大小：344kb | 下载：0

[VHDL编程] UYYTY

说明：一种关于高速时钟提取的文章，讲述了锁相环提取时钟的优缺点。-A high-speed clock extraction on the article, described the advantages and disadvantages of phase-locked loop clock extraction.
<李国> 在 2025-06-09 上传 | 大小：344kb | 下载：0

[VHDL编程] pinlvji

说明：8位十进制频率计,通过验证,目标芯片EPF10KLC84-4-8 decimal Cymometer through authentication, the target chip EPF10KLC84-4
<ella> 在 2025-06-09 上传 | 大小：344kb | 下载：0

[VHDL编程] qudou

说明：此源代码为去抖动模块代码，代码简洁易懂，并已仿真成功，可以下载。-The source code for the debounce module code, the code easy to read, and has been successful simulation, you can download.
<xun> 在 2025-06-09 上传 | 大小：345kb | 下载：0

[VHDL编程] jiaotongdeng

说明：实现交通灯，定时循环，不断轮换，黄绿红间断闪亮-Traffic Light
<li> 在 2025-06-09 上传 | 大小：345kb | 下载：0

[VHDL编程] Xilinx-Configuraon-Reference-

说明：本应用笔记讨论的是Xilinx 的复杂可编程器件（CPLD）、现场可编程门阵列（FPGA）和PROM系列的配置和编程选项。它示意了每个系列的最常用的一些配置方法。-This application note of the discussion is the complex programmable device Xilinx (CPLD), field programmable gates array (FPGA) and PROM series of configuration and pro
<崔健> 在 2025-06-09 上传 | 大小：345kb | 下载：0

[VHDL编程] caidengkongzhiqi

说明：一个使用vhdl语言设计的彩灯控制器，使彩灯（LED管）能连续发出四种以上不同的显示形式；多种花型可以自动变换，循环往复；彩灯变换的快慢节拍可以选择；具有清零开关。-A lantern controller design using vhdl language, lantern (LED tube) can continuously send more than four different display forms kinds of flowers can automatically tr
<陈小龙> 在 2025-06-09 上传 | 大小：345kb | 下载：0

[VHDL编程] coregen_tutorial

说明：core generator vhdl book
<joshua dorafshan> 在 2025-06-09 上传 | 大小：345kb | 下载：0

[VHDL编程] MUX_4_8

说明：4通道8位带三态输出,以及经过验证确实可用，大家可以放心下载-4 channel 8 bits with tri-state outputs
<> 在 2025-06-09 上传 | 大小：345kb | 下载：0

[VHDL编程] bcdadd

说明：4-Bit BCD Adder in Verilog
<KinKer> 在 2025-06-09 上传 | 大小：345kb | 下载：0

[VHDL编程] led_24_terminal

说明：这是一段用VHDL语言写的24进制计数器，用数码管显示，我用了例化语句，分为24进制计数器模块，十位译码，个位译码，用cycloneII ep2系列实验板验证，能计数0~23。此程序还可以修改为100以内任何进制计数器。-This is a written in VHDL language 24 a binary counter, using digital tube display, I used the instantiated statements, divided into 24 hex
<高安> 在 2025-06-09 上传 | 大小：345kb | 下载：0

[VHDL编程] verilog_UART

说明：verilog语言 FPGA 串口收发模块，既可以接收也可以发送，可以自行更改波特率-Verilog language FPGA serial transceiver module, I can receive can send also to change the baud rate
<张旭> 在 2025-06-09 上传 | 大小：345kb | 下载：0