[VHDL编程] source

说明：ModelSim对Altera设计进行功能仿真的简单操作步骤-modelsim simulation
<寻宝人> 在 2025-06-10 上传 | 大小：333kb | 下载：0

[VHDL编程] compare

说明：流水灯，控制八位LED的流水灯程序，可在此基础上修改其他流水灯程序。-Water lamp, the control program of eight LED water lights and other light water program can be modified on this basis.
<qibu> 在 2025-06-10 上传 | 大小：334kb | 下载：0

[VHDL编程] dianti

说明：电梯程序 用verilog实现 经过quartus验证-Elevator after quartus verification procedures with verilog
<nilsolov> 在 2025-06-10 上传 | 大小：334kb | 下载：0

[VHDL编程] KEY

说明：电子产品世界网站的一个FPGA DIY的一个项目，这个是键盘的一个实例源码！-Electronic Products World website of a FPGA DIY project, this is an instance of the keyboard source!
<吴斌> 在 2025-06-10 上传 | 大小：334kb | 下载：1

[VHDL编程] modelsim-book

说明：modelsim仿真教程，教你如何使用modelsim的简明教程。-modelsim simulation tutorial to teach you how to use a simple tutorial modelsim.
<ludlow> 在 2025-06-10 上传 | 大小：334kb | 下载：0

[VHDL编程] Modelsim_use

说明：这个文档主要讲解了一些快速入门Modelsim的一些知识，有一些详细操作过程。-This document is intended to explain some of the Quick Start Modelsim some knowledge, some detailed operation.
<jacksee> 在 2025-06-10 上传 | 大小：334kb | 下载：0

[VHDL编程] Digital-clock

说明：设计一个数字钟，使用vhdl语言进行编写，以上是源程序-The design of a digital clock, using VHDL language, the above is the source
<李江> 在 2025-06-10 上传 | 大小：334kb | 下载：0

[VHDL编程] EP1C3-uart_1_verilog

说明：EP1C3-uart_1_verilog,程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控制器，10个bit是1位起始位，8个数据位，1个结束位。 串口的波特律由程序中定义的div_par参数决定，更改该参数可以实现相应的波特率。程序当前设定的div_par 的值 是0x145，对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通 信同步.-EP1C3-uart 1 verilog, implements a program
<davidobt> 在 2025-06-10 上传 | 大小：334kb | 下载：0

[VHDL编程] SensorTemperatura

说明：Temperature sensor of a FPGA nexys 4 on verilog languaje
<Andruans> 在 2025-06-10 上传 | 大小：334kb | 下载：0

[VHDL编程] lab4_2

说明：脉冲宽度测量，按下按键开始脉冲宽度的测量，并设计有复位溢出信号，采用状态机模块化设计方法-Pulse width measurement, press the button to start measuring the pulse width, and the design of the overflow reset signal, using the state machine Modular Design
<刘天> 在 2025-06-10 上传 | 大小：334kb | 下载：0

[VHDL编程] project2

说明：关于verilog有限状态机的设计，可以供初学者对有限状态机的设计有初步了解-About verilog finite state machine design, finite state machine for beginners to have a preliminary understanding of the design
<mike> 在 2025-06-10 上传 | 大小：334kb | 下载：0

[VHDL编程] 滤波器实验报告

说明：设计一个 1MHz 的 FIR 低通滤波器。 要求： ① 时钟信号频率 16MHz; ② 输入信号位宽 8bits，符号速率 16MHz ③ 要求在 Matlab 软件中进行 FIR 滤波器浮点和定点仿真，并确定 FIR 滤波器抽头系数 ④ 写出测试仿真程序。(Design a 1MHz FIR low pass filter. Requirements: (1) clock signal frequency 16MHz; (2) input signal bit width
<羊羊驼> 在 2025-06-10 上传 | 大小：334kb | 下载：1