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[VHDL编程EDAchuzuchejijia

说明:在本示例程序中,用VHDL语言实现了出租车的记价功能,在Maxplus2环境下编写,可通过cpld下载板来验证程序。在压缩包中附有示例的目的,方法和仿真时序图,是学习VHDL好例子。-in this sample program, using VHDL of the entry price of a taxi function, in preparation FLEX10K environment, through cpld download plate to the verification
<bkd> 在 2025-06-11 上传 | 大小:332kb | 下载:0

[VHDL编程sdram_control

说明:这是我从网上找到的用vhdl语言写的sdram控制器的代码。我的邮箱:wleechina@163.com-This is what I found online vhdl language used to write the sdram controller code. My mail : wleechina@163.com
<李伟> 在 2025-06-11 上传 | 大小:332kb | 下载:0

[VHDL编程Design-used-in-traffic-lights-

说明:设计的交通灯应用在两条主干道的汇合点形成十字交叉路口,为确保车辆安全,迅速地通行,在交叉道口的每个入口设置了红,绿,黄三色信号灯。红灯亮禁止通行,绿灯亮允许通行,黄灯亮则警告行驶中的车辆,并让它们有时间停靠到禁行线之外。--Design used in traffic lights the confluence of two main roads cross the intersection form, in order to ensure their safe and prompt acces
<王栎宁> 在 2025-06-11 上传 | 大小:333kb | 下载:0

[VHDL编程ps2verilog

说明:基于FPGA开发环境下的PS2实现入门源代码-Getting Started with source code based FPGA development environment under the PS2
<李民> 在 2025-06-11 上传 | 大小:333kb | 下载:0

[VHDL编程fsm

说明:检测连续3个1的状态机的VHDL代码,输入11111则输出00111,ISE可以编译仿真,运行-Detecting consecutive three one state machine VHDL code, enter 11111 Output 00111, ISE can compile simulation run
<林恩> 在 2025-06-11 上传 | 大小:333kb | 下载:0

[VHDL编程DIFF

说明:基于FPGA的DIFF详细设计方案(附带详细设计方案及代码)-FPGA-based DIFF detailed design (with the detailed design and code)
<李丽> 在 2025-06-11 上传 | 大小:333kb | 下载:0

[VHDL编程03_led_water

说明:用Verilog HDL语言编写流水灯八种颜色依次显示-Use Verilog HDL language running water light eight kinds of color display in turn
<张文瑞> 在 2025-06-11 上传 | 大小:333kb | 下载:0

[VHDL编程labmic_soc

说明:SoC and FPGA desgin
<T> 在 2025-06-11 上传 | 大小:333kb | 下载:0

[VHDL编程leon2

说明:leon处理器代码,能正确通过design compiler,quartus的综合。-leon handler code, design compiler, quartus integrated properly adopted.
<Collins> 在 2025-06-11 上传 | 大小:333kb | 下载:0

[VHDL编程OWIRE

说明:OWIRE verilog代码,实现了单总线上的通信传输的HDL顶层,子模块设计和testbench内容-The code of 1wire bus
<陆伟> 在 2025-06-11 上传 | 大小:333kb | 下载:0

[VHDL编程seg

说明:FPGA简单程序,可实现一位数码管显示,从0到9 的循环显示-FPGA simple program, enabling a digital display, the display cycles 0-9
<杜飞飞> 在 2025-06-11 上传 | 大小:333kb | 下载:0

[VHDL编程disp1

说明:VHDL code for 7 segment display nexys 3
<spiegel> 在 2025-06-11 上传 | 大小:333kb | 下载:0
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