[VHDL编程] lab3NHHT

说明：Lab Project On MISP single cycle implementation
<Anh Tuan> 在 2025-09-18 上传 | 大小：331kb | 下载：0

[VHDL编程] QuartusII72.RAR

说明：quartus ii 破解 hjy-quartus ii is very usefull hyjy
<罗汉> 在 2025-09-18 上传 | 大小：331kb | 下载：0

[VHDL编程] Uso_Vetores

说明：Uso de vetores em vhdl( vector vhdl)
<Danilo Lucari> 在 2025-09-18 上传 | 大小：331kb | 下载：0

[VHDL编程] asynram

说明：设计32×6位的RAM，其结构图如图2所示。其中，adr为地址引脚，cs、wr、rd分别为片 选、写和读引脚，din_out为输入输出引脚。当cs=0且wr由低到高（上升沿）时，din上的输 入数据写入adr指示的单元中；当cs=0且rd=0时，adr对应单元的数据在dout数据线上读出。 因wr在上升沿时写入数据，因此可以采用TEC-CA平台上的单脉冲按钮作为wr。-Design 326 of RAM, the structure shown in Figure 2. Which,
<Bingo> 在 2025-09-18 上传 | 大小：331kb | 下载：0

[VHDL编程] s_machine

说明：单进程Moore状态机，st0到st4的五个不同状态间的转换。性能良好的同步时序逻辑模块； 与VHDL的其他描述方式相比，状态机的VHDL表述丰富多样、程序层次分明，结构清晰，易读易懂-Single process Moore state machine, st0 to st4 five conversion between different states. Good performance of synchronous sequential logic module Compare
<杜雨峰> 在 2025-09-18 上传 | 大小：331kb | 下载：0

[VHDL编程] motor2

说明：Verilog编程实现步进电机的单双八拍的四路脉冲信号。采用28BYJ-48步进电机（驱动ULN2003）验证可以实现其正反转。-Single and double eight four-shot pulse signal Verilog Programming stepper motor. Using 28BYJ-48 stepper motor (driver ULN2003) verification can achieve its inversion.
<孙伟> 在 2025-09-18 上传 | 大小：331kb | 下载：0

[VHDL编程] mouse_led

说明：mouse to led movements to realize where the x and y coordinates. After the first falling-edge tick and the rx-en signal are asserted, the FSMD shifts in the start bit and moves to the dps state. Since the received data is in fixed format, we shift
<hirrimi> 在 2025-09-18 上传 | 大小：331kb | 下载：0

[VHDL编程] LCD1602-DRIVER(vhdl)

说明：LCD602的驱动器模块源代码 可直接使用 编译环境QUARTUS II 7.2-LCD602 drive module source code Can be used directly Compilation environment QUARTUS II 7.2
<zjh> 在 2025-09-18 上传 | 大小：331kb | 下载：0

[VHDL编程] LCD12864

说明：该程序用于CPLD控制12864显示,显示内容见http://zhuxiangqing.blog.163.com/album/#m=2&aid=264724219&pid=8734321251-The program is used to control CPLD 12864，link:http://zhuxiangqing.blog.163.com/album/#m=2&aid=264724219&pid=8734321251 to view
<CHEN> 在 2025-09-18 上传 | 大小：331kb | 下载：0

[VHDL编程] jishuqi

说明：Verilog实现计数器功能，开发环境是Quartus-I dont know
<skyadmin> 在 2025-09-18 上传 | 大小：331kb | 下载：0

[VHDL编程] divider

说明：分频器。可实现任意整数分频。占空比为50％，带复位端。-Frequency divider Arbitrary integer frequency can be achieved. Duty cycle is 50 , with reset terminal.
<xdh> 在 2025-09-18 上传 | 大小：331kb | 下载：0

[VHDL编程] UartRecv

说明：利用FPGA实现简单的串口接收驱动程序，actel。(Using FPGA to implement a simple serial port receiver driver, Actel)
<苦瓜不苦> 在 2025-09-18 上传 | 大小：331kb | 下载：0