[VHDL编程] jiaotongdeng

说明：此程序为另一交通灯程序，由状态机组成，有一开始按钮、一清零按钮。按下开始后，开始一系列的状态循环。已仿真成功。-This program is another traffic light program, the state machine composed of a start button, a Clear button. Press Start, began a series of state cycle. Simulation has been successful.
<xun> 在 2026-01-02 上传 | 大小：313kb | 下载：0

[VHDL编程] ddc_dec

说明：the fir filter for digital design synthesizer-the fir filter for digital design synthesizer
<m shyamu> 在 2026-01-02 上传 | 大小：313kb | 下载：0

[VHDL编程] 61EDA_H593

说明：基于Spartan-3e的数码管显示时钟程序的设计(整个流程讲解详细)-Spartan-3e-based digital tube display clock program (the entire process to explain in detail)
<王赛男> 在 2026-01-02 上传 | 大小：313kb | 下载：0

[VHDL编程] FSM

说明：FPGA学习资料，新手入门资料,VERILOG- Micron SDRAM DDR2 Simulation model Verilog
<liu> 在 2026-01-02 上传 | 大小：313kb | 下载：0

[VHDL编程] ASK

说明：利用VHDL搭建通信系统（2进制调幅键控） 你可以熟悉学习通信系统-this is the code that is used for comunication about ASK
<史杨鹏> 在 2026-01-02 上传 | 大小：313kb | 下载：0

[VHDL编程] 6

说明：vhdl 语言实现的交通信号灯，红灯18秒，黄灯2秒，四个方向循环变换。-vhdl language implementation of the traffic lights, red light 18 seconds, yellow for 2 seconds, cyclic transformation of the four directions.
<maidi> 在 2026-01-02 上传 | 大小：313kb | 下载：0

[VHDL编程] fpga-for-ISE-and-Spartan

说明：用赛灵思ISE9.2和Spartan-3E设计的四位计数器-Four counter with the Xilinx ISE9.2 and Spartan-3E
<武景> 在 2026-01-02 上传 | 大小：313kb | 下载：0

[VHDL编程] develop_frame_find

说明：基于FPGA中OFDM中的帧检测，由于采用简化算法，采用较少的复数乘法器，易于硬件实现，且节省资源，采用verilog实现.-fr a me detection based on FPGA for OFDM, a simplified algorithm, using less complex multiplier, easily implemented in hardware, and save resources, the SNR performance is slightly lower
<> 在 2026-01-02 上传 | 大小：313kb | 下载：0

[VHDL编程] vga_256

说明：FPGA的外围驱动之液晶显示屏（VGA），verilog程序显示256色-FPGA peripheral driving the liquid crystal display (VGA), Verilog program display 256 colors
<杨涛> 在 2026-01-02 上传 | 大小：313kb | 下载：0

[VHDL编程] VHDL-divider-design

说明：VHDL分频器设计，本文使用实例描述了在FPGA/CPLD上使用VHDL进行分频器设计，包括偶数分频、非50 占空比和50 占空比的奇数分频、半整数（N+0.5）分频、小数分频、分数分频以及积分分频。-VHDL divider design, this article describes use cases, including even divide, non-50 duty cycle and 50 duty cycle odd divider, half integer (N+0-cr
<黄玲> 在 2026-01-02 上传 | 大小：313kb | 下载：0

[VHDL编程] alarm

说明：利用vhdl和verilog两种方式可以实现的fpga芯片的数字钟，其中包含多个可设计改动的个性化模块。源代码利用quartusii平台写作，可移植性很强。-Using vhdl and verilog fpga can be achieved in two ways-chip digital clock, which includes several design changes personality module. Source code using the platform quartu
<程煜河> 在 2026-01-02 上传 | 大小：313kb | 下载：0

[VHDL编程] prog_seq_FIN

说明：Verilog Programmable Sequence Detector on Spartan3E
<kacian> 在 2026-01-02 上传 | 大小：313kb | 下载：0