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[VHDL编程] Verilog_HDL
说明:Verilog HDL程序设计教程,以可综合的设计为重点,同时对仿真和模拟也作了深入阐述。全面介绍了verilog HdL 词法,语法。-Verilog HDL Programming Guide, to be designed as an integrated focus on simulation and simulation at the same time also made to describe further. Verilog HdL gave a comprehensive ac<李立> 在 2025-06-15 上传 | 大小:8.84mb | 下载:0
[VHDL编程] DDS
说明:实现了基于FPGA的DDS信号源设计,能同时两路输出,输出波形包括正弦波、三角波、方波和锯齿波,且其频率和相位均可调,还能计算两路输出信号的相位差。-FPGA-based implementation of the DDS signal source design, two outputs simultaneously, the output waveforms including sine, triangle, square and sawtooth waves, and its freque<huangyanzi> 在 2025-06-15 上传 | 大小:8.87mb | 下载:0
[VHDL编程] hls_bluebook
说明:非常好的catapult学习书, catabult 可用于高级综合,由c产生vhdl/verilog-very nice book for catabult study<> 在 2025-06-15 上传 | 大小:8.87mb | 下载:0
[VHDL编程] 61IC_S4656
说明:stm32与FPGA的通讯总线FMSC,非常的实用-stm32 and FPGA communication bus FMSC<hongchen> 在 2025-06-15 上传 | 大小:8.87mb | 下载:0
[VHDL编程] plj.FPGA
说明:本频率计基于CPLD/FPGA实现。 50MHZ标准频率为CPLD内部时钟信号,被测方波为信号发生器产生的方波信号,显示电路由TTL芯片及七段数码管组成的电路,自校正输出由CPLD输出已知频率的测试方波信号,可将其输入至测试端口,进行系统精度校正。 -The frequency meter based on CPLD/FPGA implementation. 50MHZ standard CPLD internal clock signal frequency, square-wave test<刘波> 在 2025-06-15 上传 | 大小:8.85mb | 下载:0