[VHDL编程] pll

说明：用FPGA实现数字锁相环，开发环境为ISE-Using FPGA digital phase-locked loop, development environment for ISE
<冯勇> 在 2025-07-28 上传 | 大小：174kb | 下载：0

[VHDL编程] vcs_simulation_mannual(Edition2)

说明：VCS-verilog compiled simulator是synopsys公司的产品.其仿真速度相当快,而且支持多种调用方式.该文档是一个不错的使用指南.-VCS-verilog compiled simulator is the Synopsys company s products. Its simulation at a fairly rapid pace, and support multiple call mode. This document is a good guide.
<morisun> 在 2025-07-28 上传 | 大小：174kb | 下载：0

[VHDL编程] veri_adder

说明：verilog VHDL codes for adders
<bharath> 在 2025-07-28 上传 | 大小：174kb | 下载：0

[VHDL编程] rstk-0.7.tar

说明：archivo reed solom para utilizar en decodificacion de television digital esta en vhdl
<Gus> 在 2025-07-28 上传 | 大小：174kb | 下载：0

[VHDL编程] taxione

说明：基于VHDL出租车的设计，实现开动、停止的收费功能。-VHDL-based cab design, implementation and running, stop the charging function.
<猪猪> 在 2025-07-28 上传 | 大小：174kb | 下载：0

[VHDL编程] VHDL

说明： 该系统利用VHDL语言、PLD设计出租车计费系统，以MAX+PLUSⅡ软件作为开发平台，设计了出租车计费器系统程序并进行了程序仿真。使其实现计费以及预置和模拟汽车启动、停止、暂停等功能，并动态扫描显示车费数目 -In this system, VHDL language, PLD design taxi billing system to MAX+ PLUS Ⅱ software as a development platform to design a taxi meter syst
<xing> 在 2025-07-28 上传 | 大小：174kb | 下载：0

[VHDL编程] vhdlad

说明：基于VHDL的高速串行AD转换器控制设计与实现-VHDL-based high-speed serial AD converter control design and implementation
<李涛> 在 2025-07-28 上传 | 大小：174kb | 下载：0

[VHDL编程] SDRAM

说明：对SDRAM通信协议进行了介绍，而且比较详细，还包含了ALTERA的部分芯片-some information and descr iption about SDRAM
<lvz> 在 2025-07-28 上传 | 大小：174kb | 下载：0

[VHDL编程] Cordic

说明：describtif of cordic algo
<youir> 在 2025-07-28 上传 | 大小：174kb | 下载：0

[VHDL编程] daima

说明：Rst是低电平有效的系统复位信号，Clk是时钟信号。AB[5：0]是地址信号，DB[7：0]是数据信号，wr是低电平有效的写信号。start是启动信号。 模块中有一个64x8的双端口的存储器。系统复位结束后，可以通过AB、DB和wr信号向同步存储器写入数据。当写入64个数据后，给出一个Clk周期宽度的脉冲信号start，则系统从存储器0地址处开始读出数据，读出的8位数据从低位开始以3位为一组，每个时钟周期输出一组，即第一个时钟周期输出[2：0]位，第二个时钟周期输出[5：3]位，第三个周期
<静水沉沙> 在 2025-07-28 上传 | 大小：175kb | 下载：0

[VHDL编程] counter6display

说明：ISE环境下Verilog变成实现六位计数器并用7段显像管显示-ISE Verilog environment becomes realized under six counter with 7-segment display CRT
<sxx> 在 2025-07-28 上传 | 大小：175kb | 下载：0

[VHDL编程] halfband_simulink_2014

说明：数码转换器的数字部分的matllab和simulink设计。对搞数模转换设计非常有用-design for ADC base on matlab and simulink。it is very good for you when you start your project。
<君子剑> 在 2025-07-28 上传 | 大小：175kb | 下载：0