[VHDL编程] masser_AC97

说明：ac97 VHDL core
<ken> 在 2025-06-16 上传 | 大小：151kb | 下载：0

[VHDL编程] alu_vlog

说明：学习使用HDL Bencher生成测试积累，并直接调用ModelSim进行仿真的方法.-learning HDL Bencher generate test accumulation, and called directly ModelSim simulation methods.
<yiyi> 在 2025-06-16 上传 | 大小：151kb | 下载：0

[VHDL编程] FPGA-CPLD_DesignTool(example3-4)

说明：FPGA-CPLD_DesignTool,事例程序3-4陆续上传请需要的朋友下载-FPGA-CPLD_DesignTool. 3-4 examples procedures have requested upload download a friend in need
<磊> 在 2025-06-16 上传 | 大小：151kb | 下载：0

[VHDL编程] Picoblaze_tutorial_for_b5_x300

说明：Quick start guide to using the xilinx Picoblaze 8 bit MCU on B5-X300 Board by Nial Stewart
<王斯弘> 在 2025-06-16 上传 | 大小：151kb | 下载：0

[VHDL编程] xilinxUSB

说明：XILINX USB程序-XILINX USB program
<> 在 2025-06-16 上传 | 大小：151kb | 下载：0

[VHDL编程] lockvhdl

说明：Ve一个简单的数字电子密码锁，密码为4 位。 功能 密码输入：每按下一个键，要求在数码管上显示，并依次左移； 密码清除：清除密码输入，并将输入置为”0000”；密码修改：将当前输入设为新的密码；上锁和开锁.-Ve a simple digital electronic locks, passwords for four. Function password: press a key for each request in the digital tube display, and turn
<刘翔居> 在 2025-06-16 上传 | 大小：151kb | 下载：0

[VHDL编程] UART

说明：verilog设计的UART事例，适合于初学者-Verilog UART design examples, suitable for beginners
<张扬> 在 2025-06-16 上传 | 大小：151kb | 下载：0

[VHDL编程] lock

说明：功能： 1、 密码输入：每按下一个键，要求在数码管上显示，并依次左移； 2、密码清除：清除密码输入，并将输入置为”0000”； 3、密码修改：将当前输入设为新的密码； 4、上锁和开锁。-Features: 1, enter the password: press a key for each request in the digital tube display, and turn left 2, password clear: to remove the password i
<谢柳> 在 2025-06-16 上传 | 大小：151kb | 下载：0

[VHDL编程] ram_2561

说明：这是我自己写的一个小小的VERILOG程序，关于创建一个256个数。-This is what I wrote it myself a little VERILOG procedures, on the creation of a 256 number.
<许健> 在 2025-06-16 上传 | 大小：151kb | 下载：0

[VHDL编程] VHDL-topics-Electronic-locks

说明：VHDL密码锁设计专题，学习使用VHDL设计密码锁-VHDL design of the password lock feature and learning to use the VHDL design code lock
<蔡宇佳> 在 2025-06-16 上传 | 大小：151kb | 下载：0

[VHDL编程] lab1

说明：system generator/simulink 应用开发实例，User Starting
<troy> 在 2025-06-16 上传 | 大小：151kb | 下载：0

[VHDL编程] 255

说明：全数字锁相环的Verilog源代码，经过仿真调试-All-digital PLL Verilog source code, through the simulation to debug
<张文> 在 2025-06-16 上传 | 大小：151kb | 下载：0