[VHDL编程] lvds_ch2

说明：LVDS技术： 低電壓差分訊號(LVDS)在對訊號完整性、低抖動及共模特性要求較高的系統中得到了廣泛的應用。本文針對LVDS與其他幾種介面標準之間的連接，對幾種典型的LVDS介面電路進行了討論-LVDS technology : low-voltage differential signaling (LVDS) in the signal integrity, low-jitter model and the total demand higher system, which is wide
<凌峰> 在 2025-06-16 上传 | 大小：152kb | 下载：0

[VHDL编程] ug_usb_blstr

说明：usb_balster下载线可以在没有并口的笔记本电脑上使用-Download usb_balster parallel lines can not use the notebook computers
<霍军旗> 在 2025-06-16 上传 | 大小：152kb | 下载：0

[VHDL编程] paobiao

说明：软件开发环境：ISE 7.1i 仿真环境：ModelSim SE 6.0 1. 这个实例实现通过ModelSim工具实现一个具有“百分秒，秒，分”计时功能的数字跑表； 2. 工程在project文件夹中，双击paobiao.ise文件打开工程； 3. 源文件在rtl文件夹中，paobiao.v为设计文件，paobiao_tb.tbw是仿真测试文件； 4. 打开工程后，在工程浏览器中选择paobiao_tb.tbw，在Process View中双击“Simulation
<李华> 在 2025-06-16 上传 | 大小：152kb | 下载：0

[VHDL编程] CRC

说明：循环冗余校验（CRC）模块设计，包括CRC工作原理、设计原理、程序设计及分析以及仿真分析-Cyclic Redundancy Check (CRC) module design, including CRC works, design principles, program design and analysis, and simulation analysis
<Weimiao Cai> 在 2025-06-16 上传 | 大小：153kb | 下载：0

[VHDL编程] SRAM_-read-and-write-test

说明：利用程序实现SRAM_读写测试,程序的稳定性好，可移植性强-achieve SRAM_ read and write test by use the program
<邱明和> 在 2025-06-16 上传 | 大小：153kb | 下载：0

[VHDL编程] Differentiators

说明：libero环境下利用verilogHDL实现微分器功能-libero environment using verilogHDL achieve differentiator function
<温景钊> 在 2025-06-16 上传 | 大小：153kb | 下载：0

[VHDL编程] aadd4

说明：verilog 描述的超前进位加法器，速度较快，可综合-lookahead adder verilog descr iption, faster, can be integrated
<peyo> 在 2025-06-16 上传 | 大小：153kb | 下载：0

[VHDL编程] 220model

说明：220model 与 altera mf的库 用于fpga的modelsim仿真过程中添加到工程里面-220model altera mf fpga modelsim
<eragon> 在 2025-06-16 上传 | 大小：153kb | 下载：0

[VHDL编程] piso8_ok

说明：串并转换，VHDL版，epm570t100c芯片-Serial to parallel conversion, VHDL version, epm570t100c chip
<HAM> 在 2025-06-16 上传 | 大小：153kb | 下载：0

[VHDL编程] sine-wave-generate

说明：Sine wave Generator using the direct digital synthesis Method
<rss.nitk> 在 2025-06-16 上传 | 大小：153kb | 下载：0

[VHDL编程] dsp_link_tx16

说明：FPGA到TS201的link_port接口，以16位的数据格式传输到DSP。-FPGA to TS201 s link_port interface, 16-bit data format for transmission to the DSP.
<xiaomei> 在 2025-06-16 上传 | 大小：153kb | 下载：0

[VHDL编程] baseonFPGAclock

说明：用verilogHDL语言写的基于FPGA的电子钟。里面包含闹钟、秒表、日历、时间设置等功能，可用LCD显示-verilog language, implemented on the FPGA alarm clock, calendar, time display, stopwatch in one of the electronic clock and calendar. Can be displayed on LCD
<fmxonfei> 在 2025-06-16 上传 | 大小：153kb | 下载：0