[VHDL编程] dualporttst-1_0

说明：xilinx 开发板原程序，双口RAM控制-Xilinx development board the original procedures, dual-port RAM control
<zhang> 在 2025-06-16 上传 | 大小：191kb | 下载：0

[VHDL编程] i2cverilog

说明：采用verilogHDL编写的I2C接口及SPI接口模块，经过测试 相当不错 COPY过去可直接使用-VerilogHDL prepared using I2C interface and SPI interface module, tested pretty good the past can be directly used COPY
<zyq> 在 2025-06-16 上传 | 大小：191kb | 下载：0

[VHDL编程] ieee

说明：VHDL IEEE STANDARD IN HTML FORMAT
<david> 在 2025-06-16 上传 | 大小：191kb | 下载：0

[VHDL编程] ALU

说明：这是一个用vhdl语言实现的比较完整的ALU,可以用作其他cPU设计的部件-This is a vhdl language used to achieve complete ALU, can be used for other design components cPU
<maxpayne> 在 2025-06-16 上传 | 大小：191kb | 下载：0

[VHDL编程] PiSo

说明：8位并行输入的数转换成串行输出，是基于高级硬件编程语言VHDL编写的。-8-bit parallel input into serial output digital conversion is based on the high-level hardware programming language VHDL prepared.
<zhangzhen> 在 2025-06-16 上传 | 大小：191kb | 下载：0

[VHDL编程] minimigJ_source_04_08_2008

说明：Verilog, c and asm source codes of the Minimig system, a fpga implementation of the Amiga computer. Version minimig-j used on the Minimig fpga board.
<lihard> 在 2025-06-16 上传 | 大小：191kb | 下载：0

[VHDL编程] TrafficLight

说明：用vhdl写的交通灯程序，压缩包内有整个工程文件-With the traffic lights to write vhdl procedure, compressed package files have the whole project
<lyb1900> 在 2025-06-16 上传 | 大小：191kb | 下载：0

[VHDL编程] arm9_fpga2_verilog

说明：ARM9的开发源代码，全套，很难得。 现全部共享。-ARM9 development of source code, a full set, it is difficult to get. Are all shared.
<neimty> 在 2025-06-16 上传 | 大小：191kb | 下载：1

[VHDL编程] laba2_acc

说明：Accumulator realization on VHDL
<Sima> 在 2025-06-16 上传 | 大小：191kb | 下载：0

[VHDL编程] aescore

说明：基于FPGA的AES算法实现的VERILOG源代码，对于信息安全专业研究AES算法的硬件实现很有用-FPGA-based AES algorithm implementation VERILOG source code, for the information security professional research of the hardware implementation of AES algorithm is useful
<李华> 在 2025-06-16 上传 | 大小：191kb | 下载：0

[VHDL编程] arm9_fpga2_verilog

说明：ARM9的开发源代码，全套，很难得。现全部共享。 -ARM9 development of source code, complete, very rare. Are all shared.
<Zack> 在 2025-06-16 上传 | 大小：191kb | 下载：0

[VHDL编程] experiment4_play

说明：VHDL实验四，设计一个异步清零和同步时钟使能的4位加法计数器-VHDL Experiment 4, an asynchronous reset and synchronous design clock enable 4-bit adder counter
<童长威> 在 2025-06-16 上传 | 大小：191kb | 下载：0