[VHDL编程] experiment4_play

说明：VHDL实验四，设计一个异步清零和同步时钟使能的4位加法计数器-VHDL Experiment 4, an asynchronous reset and synchronous design clock enable 4-bit adder counter
<testsb> 在 2012-01-11 上传 | 大小：190.57kb | 下载：0

[VHDL编程] cpld

说明：This file is gotten from the web.
<liu> 在 2025-06-16 上传 | 大小：191kb | 下载：0

[VHDL编程] f_adder

说明：用VHDL语言采用串行方法实现用1位全加器实现4位全加器-Using VHDL language using the serial method of using a full adder realize four full adder
<chenli> 在 2025-06-16 上传 | 大小：191kb | 下载：0

[VHDL编程] SCI

说明：VHDL写的SCI接口。quartusII6.0的工程！-SCI interface written in VHDL. quartusII6.0 works!
<sunhao> 在 2025-06-16 上传 | 大小：191kb | 下载：0

[VHDL编程] demo1--Not-the-flowing-light

说明：demo1- Not the flowing light
<zhang> 在 2025-06-16 上传 | 大小：190kb | 下载：0

[VHDL编程] LCDIp

说明：一款TFT-LCD驱动的IP核，可以嵌入到NIos系统中，可以使用的。-A TFT-LCD driver of the IP core
<刘富伟> 在 2025-06-16 上传 | 大小：190kb | 下载：0

[VHDL编程] xapp386

说明：This document details the VHDL implementation of a Serial Peripheral Interface (SPI) master in a Xilinx® CoolRunner™ -II CPLD. CoolRunner-II CPLDs are the lowest power CPLDs available, making this the perfect target device for an SPI Mas
<hamed> 在 2025-06-16 上传 | 大小：190kb | 下载：0

[VHDL编程] EDA-test-models

说明：EDA实验中用到的常用模块周立功程序资料参考-Commonly used in the experiment module EDA
<yhs402> 在 2025-06-16 上传 | 大小：191kb | 下载：0

[VHDL编程] 12jinzhijianfajishuqi

说明：同步12进制减法计数器，实现简单的12进制减法计数。-Synchronous binary down counter 12, a simple subtraction of 12 hexadecimal counting.
<欧阳青> 在 2025-06-16 上传 | 大小：190kb | 下载：0

[VHDL编程] rad10

说明：利用basys2实现十进制加减可逆计数器，拨码开关键SW1为自动可逆加减功能键，当SW1为HIGH时，计数器实现自动可逆模十加减计数功能，即4个七段数码管上几乎同步显示0—1—2—3—4—…9—8—7—…0—1…的模十自动可逆加减计数结果；当SW1为LOW时，计数器按拨码开关键SW0的选择分别执行加减计数功能。即当SW0为HIGH时，计数器实现模十加计数功能，即4个七段数码管上几乎同步显示0—1—2—3—4—…9——0—1…的模十加计数结果；当SW0为LOW时，计数器实现模十减计数功能，即4个七
<小雨> 在 2025-06-16 上传 | 大小：190kb | 下载：0

[VHDL编程] example1

说明：systemc code for adder
<was> 在 2025-06-16 上传 | 大小：190kb | 下载：0

[VHDL编程] 05_key_test

说明：fpga key test 入门 xilinx 黑金的板子(fpga key test xilinx)
<翻山越岭 > 在 2025-06-16 上传 | 大小：190kb | 下载：0