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[VHDL编程] mod6_divide
说明:用VerilogHDL编写的,一个占空比为50%的6分频电路-prepared using Verilog HDL, a 50% duty cycle for the six sub-frequency circuit<胡东> 在 2025-06-19 上传 | 大小:136kb | 下载:1
[VHDL编程] 55478362cntshow
说明:Quartus环境下的12进制计数器的扫描显示电路-Quartus environment of the 12 counter-band scanning display circuit<吴语> 在 2025-06-19 上传 | 大小:136kb | 下载:0
[VHDL编程] FiniteStateMachine
说明:一个可以识别正则表达式的状态机,采用了多种Case描述,方便修改(A finite state machine designed for identifying expression patterns)<BXYMartin > 在 2025-06-19 上传 | 大小:137kb | 下载:0
[VHDL编程] Edege_detect
说明:边沿检测模块,实际项目中验证; 功能:上升沿、下降沿检测(Edege detect module Func : rising_edge falling_edge detect)<郝熊> 在 2025-06-19 上传 | 大小:137kb | 下载:0