[VHDL编程] register reallocation

说明：关于寄存器重命名register reallocation,VHDL-Register on rename register reallocation, VHDL
<> 在 2025-06-22 上传 | 大小：119kb | 下载：0

[VHDL编程] 结合XILINXCPLD RS232通信(verilog)

说明：结合XILINXCPLD所做的模拟RS232通信verilog源程序-XILINXCPLD combine the simulation RS232 communication Verilog source
<于飞> 在 2025-06-22 上传 | 大小：119kb | 下载：0

[VHDL编程] ClkDiv_2p5

说明：
<catalina> 在 2025-06-22 上传 | 大小：119kb | 下载：0

[VHDL编程] fpgasample

说明：C6000系列之6701开发板相关文件及说明-C6000 Series of 6701 development board-related documents and notes
<方元> 在 2025-06-22 上传 | 大小：119kb | 下载：0

[VHDL编程] rs232

说明：dp_xiliux 的 CPLD Verilog设计实验,串口演示.代码测试通过. -dp_xiliux the CPLD Verilog design experiments, serial presentation. code test.
<pp> 在 2025-06-22 上传 | 大小：119kb | 下载：0

[VHDL编程] jishuqi

说明：本文十一个计数器的实验报告，阐述了设计的思路，设计的具体方案，以及上机操作的步骤，描述非常详细！-This article counters 11 Experimental report on the design ideas, design specific programs, as well as steps on the machine, described in great detail!
<liuxiaozhong> 在 2025-06-22 上传 | 大小：119kb | 下载：0

[VHDL编程] four_fadd

说明：这是我在ISP编程实验中独立编写的采用结构化描述的四位全加器，通过四次映射一位全加器的方式实现了四位全加器的功能，并附有数码显示模块，将全加器的运算结果输出到数码管显示。-This is my ISP programming experiment in the preparation of an independent structural descr iption of the four full-adder, through the four mapping of a full adder
<daisichong> 在 2025-06-22 上传 | 大小：119kb | 下载：0

[VHDL编程] single_clock_divider

说明：单周期除法器，速度快，满足频率要求，使得单周期内得到除数-Single-cycle divider speed, to meet the frequency requirements
<miss zhang> 在 2025-06-22 上传 | 大小：119kb | 下载：0

[VHDL编程] DFF

说明：D flip-flpo design using VHDL codes
<thapaji> 在 2025-06-22 上传 | 大小：120kb | 下载：0

[VHDL编程] and_data

说明：this program is done in verilog hdl and it is program of AND gate DATA level modeling program-this program is done in verilog hdl and it is program of AND gate DATA level modeling program
<hetang> 在 2025-06-22 上传 | 大小：120kb | 下载：0

[VHDL编程] cachecontroller_latest.tar

说明：This project is to develop a direct mapped cache controller for embedded applications. Key Design Features - Direct mapped with configurable address size, line size and number of cache lines - Non Pipelined architecture - No Cache f
<weijie> 在 2025-06-22 上传 | 大小：120kb | 下载：0

[VHDL编程] EMIF

说明：这是DSP的EMIF总线和FPGA通信的实例，已经测试能用-This is DSP EMIF bus and FPGA communication as an example, has been testing can be used
<steef> 在 2025-06-22 上传 | 大小：120kb | 下载：0