资源列表
[VHDL编程] VHDL-counter--Test-bench
说明：Test Bench VHDL Code for Counter<gherwi> 在 2025-06-21 上传 | 大小：60kb | 下载：0
[VHDL编程] jianyishuzizhong(schacodes)
说明：简易数字钟(附原理图)c代码有详细的注释说明，还有详细的操作说明。-jianyishuzizhong c codes in detail<李昆仑> 在 2025-06-21 上传 | 大小：60kb | 下载：0
[VHDL编程] jiaotongdeng
说明：交通灯控制系统设计，同时具备急救车应急响应功能和时间倒计时显示功能-Traffic light control system design, along with the ambulance emergency response functions and time countdown display<秦炳桂> 在 2025-06-21 上传 | 大小：60kb | 下载：0
[VHDL编程] verilog-testbench-preliminary
说明：本文简单介绍了逻辑验证的入门知识—如何编写TESTBENCH进行逻辑测试-This paper briefly introduces the logic verification started- how to write TESTBENCH logic test<zx> 在 2025-06-21 上传 | 大小：60kb | 下载：0
[VHDL编程] Hall-element-tachometer-circuit
说明：下面以常见的玩具电机作为测速对象，用CS3020设计信号获取电路，通过电压比较器实现计数脉冲的输出，既可在单片机实验箱进行转速测量，也可直接将输出接到频率计或脉冲计数器，得到单位时间内的脉冲数，进行换算即可得电机转速。这样可少用硬件，不需编程，但仅是对霍尔传感器测速应用的验证。-Hall element tachometer circuit<除魔为道> 在 2025-06-21 上传 | 大小：60kb | 下载：0
[VHDL编程] USBTransfer1
说明：this file can used for help for FT232H usb highspeed chip, it is from ftdichip .com<12> 在 2025-06-21 上传 | 大小：60kb | 下载：0
[VHDL编程] design_3
说明：定时器输入端为抢中信号和时钟信号。时钟信号提供计时，抢中有效之后便开始计时。先将48Mhz时钟分频为1hz的时间信号，当抢中信号有效（‘0’）来临时，将时间到信号（sjd）赋值为无效‘1’，并通过1hz时间信号输出时间显示的七段译码信号：经过一个周期，便将倒计时时间减一，并输出对应时间所示的七段译码值。经过10秒（9，8，…..，0）之后，表示时间到，将时间到信号（sjd）赋值为有效（‘0’）。 -Timer input is grab the signal and the clock si<张永满> 在 2025-06-21 上传 | 大小：60kb | 下载：0
[VHDL编程] design_4
说明：利用48M时钟信号定时得到事先设置好的延时，通过延时信号接到蜂鸣器发出提示声音。主持人，抢中，抢答时间到，答题时间到，四个信号分别触发计数延时，最后把得到的三个报警信号相与（因为系统设置为低电平有效），作为最后的报警信号。 每个触发延时计时，在触发信号无效（‘1’）时，将计数值归零，触发信号有效时（‘0’），开始记时钟个数，记到一定（根据需要事先设置好）个数，就得到延时时间（延时时间=时钟个数*时钟周期），时间延时报警信号无效，得到一定时间的报警信号。 -48M clock signal t<张永满> 在 2025-06-21 上传 | 大小：60kb | 下载：0
[VHDL编程] BMD
说明：完整的verilog编写的pcie实例，通过DMA方式实现高速数据收发，对pcie作者有很好的借鉴价值。-Complete verilog prepared the pcie instance, to send and receive high-speed data via DMA mode the pcie of the reference value.<wang fangwen> 在 2025-06-21 上传 | 大小：60kb | 下载：0