[VHDL编程] BCH

说明：BCH码是循环码中的一个重要子类，它具有纠正多个错误的能力，广泛应用于移动通信和卫星通信中。BCH码有着严密的代数结构，是目前研究得比较透彻的一种码。-BCH codes are cyclic codes is an important sub-class, it has the ability to correct multiple errors, widely used in mobile communications and satellite communications. BCH co
<wangzhi> 在 2026-01-12 上传 | 大小：60kb | 下载：0

[VHDL编程] VHDL-counter--Test-bench

说明：Test Bench VHDL Code for Counter
<gherwi> 在 2026-01-12 上传 | 大小：60kb | 下载：0

[VHDL编程] jianyishuzizhong(schacodes)

说明：简易数字钟(附原理图)c代码有详细的注释说明，还有详细的操作说明。-jianyishuzizhong c codes in detail
<李昆仑> 在 2026-01-12 上传 | 大小：60kb | 下载：0

[VHDL编程] spi

说明：spi总线的代码，采用verilog编写，验证通过-spi bus code, written using verilog, verification by
<mist> 在 2026-01-12 上传 | 大小：60kb | 下载：0

[VHDL编程] jiaotongdeng

说明：交通灯控制系统设计，同时具备急救车应急响应功能和时间倒计时显示功能-Traffic light control system design, along with the ambulance emergency response functions and time countdown display
<秦炳桂> 在 2026-01-12 上传 | 大小：60kb | 下载：0

[VHDL编程] ADC0809

说明：PROTEUS用ADC0809做成的数字电压表 用ADC0809做成的数字电压表-PROTEUS made ​ ​ with ADC0809 ADC0809 made ​ ​ with a digital voltmeter digital voltmeter made ​ ​ with a digital voltmeter ADC0809
<杨柳> 在 2026-01-12 上传 | 大小：60kb | 下载：0

[VHDL编程] verilog-testbench-preliminary

说明：本文简单介绍了逻辑验证的入门知识—如何编写TESTBENCH进行逻辑测试-This paper briefly introduces the logic verification started- how to write TESTBENCH logic test
<zx> 在 2026-01-12 上传 | 大小：60kb | 下载：0

[VHDL编程] watch

说明：FPGA实现电子钟功能，包括计时、显示日期、设定闹钟、切换12/24小时制等。-FPGA Implementation of the electronic clock function, including the timing, display the date, set the alarm, switch 12/24 hour system.
<李倩> 在 2026-01-12 上传 | 大小：60kb | 下载：0

[VHDL编程] Hall-element-tachometer-circuit

说明：下面以常见的玩具电机作为测速对象，用CS3020设计信号获取电路，通过电压比较器实现计数脉冲的输出，既可在单片机实验箱进行转速测量，也可直接将输出接到频率计或脉冲计数器，得到单位时间内的脉冲数，进行换算即可得电机转速。这样可少用硬件，不需编程，但仅是对霍尔传感器测速应用的验证。-Hall element tachometer circuit
<除魔为道> 在 2026-01-12 上传 | 大小：60kb | 下载：0

[VHDL编程] USBTransfer1

说明：this file can used for help for FT232H usb highspeed chip, it is from ftdichip .com
<12> 在 2026-01-12 上传 | 大小：60kb | 下载：0

[VHDL编程] design_3

说明：定时器输入端为抢中信号和时钟信号。时钟信号提供计时，抢中有效之后便开始计时。先将48Mhz时钟分频为1hz的时间信号，当抢中信号有效（‘0’）来临时，将时间到信号（sjd）赋值为无效‘1’，并通过1hz时间信号输出时间显示的七段译码信号：经过一个周期，便将倒计时时间减一，并输出对应时间所示的七段译码值。经过10秒（9，8，…..，0）之后，表示时间到，将时间到信号（sjd）赋值为有效（‘0’）。 -Timer input is grab the signal and the clock si
<张永满> 在 2026-01-12 上传 | 大小：60kb | 下载：0

[VHDL编程] design_4

说明：利用48M时钟信号定时得到事先设置好的延时，通过延时信号接到蜂鸣器发出提示声音。主持人，抢中，抢答时间到，答题时间到，四个信号分别触发计数延时，最后把得到的三个报警信号相与（因为系统设置为低电平有效），作为最后的报警信号。 每个触发延时计时，在触发信号无效（‘1’）时，将计数值归零，触发信号有效时（‘0’），开始记时钟个数，记到一定（根据需要事先设置好）个数，就得到延时时间（延时时间=时钟个数*时钟周期），时间延时报警信号无效，得到一定时间的报警信号。 -48M clock signal t
<张永满> 在 2026-01-12 上传 | 大小：60kb | 下载：0