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[VHDL编程] fir-filter
说明:11阶fir数字滤波器的verilog程序设计,线性相位,系数量化处理-11 order of fir digital filter verilog programming, linear phase, the coefficient quantization<happy> 在 2026-01-12 上传 | 大小:58kb | 下载:0
[VHDL编程] VHDL-Verilog-Systemverilog
说明:解决初学者疑惑:VHDL、Verilog,System+verilog比较,适合初学者对三种语言的理解-Solve beginners doubt: VHDL, Verilog, the System+ Verilog, suitable for beginners understanding of the three languages<lmy> 在 2026-01-12 上传 | 大小:58kb | 下载:0
[VHDL编程] design_1
说明:编码锁存器由主持人(start)控制以及 6 名选手输入(xuanshou(6:0))。主持 人信号无效(‘1’)时,将中间变量 Q_Z‘0’赋‘1’,主持人信号有效(‘0’)之后,如果中间 变量 Q_Z‘0’ 为‘1’,这时候 存下选手号的七段码显示,并将中间变量 Q_Z‘0’ 赋值为‘0’,使 下一个选手抢答信号输入无效,达到锁存的效果。最后给抢中输出(q)赋‘0’,表示已经 有选手抢中。-Encoding latch is controlled by the host (start) an<张永满> 在 2026-01-12 上传 | 大小:58kb | 下载:0
[VHDL编程] project1source
说明:sdh帧同步,实现sdh帧搜索,预同步,同步,保护等各态的功能-SDH fr a me synchronization SDH fr a me search, pre-sync, synchronization, protection, the function of each state<冷静思> 在 2026-01-12 上传 | 大小:58kb | 下载:0
[VHDL编程] divider_with_cache
说明:带缓存的除法器,包括test bench,在普通除法器上加上缓存功能-divider with cache<周联发> 在 2026-01-12 上传 | 大小:58kb | 下载:0