[VHDL编程] SpaceWire_IP_Rev1p06

说明：日本大学开发的SpaceWire IP核，经过多年的改进，已经是第六个版本-Japanese universities developed SpaceWire IP core, after years of improvement, it is already the sixth edition
<仗剑闯荡> 在 2025-06-19 上传 | 大小：52kb | 下载：0

[VHDL编程] audio3

说明：Code to audio in Verilog
<fakher> 在 2025-06-19 上传 | 大小：52kb | 下载：0

[VHDL编程] Verilog.HDL

说明：精通Verilog.HDL语言编程_源码，对初学者来说很好的值得借鉴-Proficient Verilog.HDL language programming _ source, good for beginners should learn
<刚刚> 在 2025-06-19 上传 | 大小：52kb | 下载：0

[VHDL编程] Count_1sec

说明：使用FPGA下載達成計數一秒鐘功能 以測試完成可以使用 -Use FPGA download count reached a second function can be used to test complete
<smart chuang> 在 2025-06-19 上传 | 大小：52kb | 下载：0

[VHDL编程] TEXIO

说明：TEXIO study testbench passed VHDL FPGA CPLD simulation Altera quartus
<寒雪亮> 在 2025-06-19 上传 | 大小：52kb | 下载：0

[VHDL编程] water

说明：基于FPGA的流水灯设计，可以检验晶振是否正常工作，时钟晶振为48M-Running water light design based on FPGA makes possible the testing of crystals is working correctly, the clock crystals of 48m
<张任> 在 2025-06-19 上传 | 大小：52kb | 下载：0

[VHDL编程] 16-bit-crc16

说明：16位并行输入输入的CRC16,已验证无错误-16-bit parallel data input crc16, algorithm logic has been verified
<卫斯理> 在 2025-06-19 上传 | 大小：52kb | 下载：0

[VHDL编程] h264

说明： This is an example top level module for the H264 submodules. Each implementation will differ at the top level due to differing number of video streams, resolution, and RAM type and interface. This is thus just a skeleton implementation.- T
<aa> 在 2025-06-19 上传 | 大小：52kb | 下载：0

[VHDL编程] s6iserdes-master

说明：ISERDES implementation and example code for Xilinx-based boards, e.g. Spartan 6.
<inru> 在 2025-06-19 上传 | 大小：52kb | 下载：0

[VHDL编程] scalable_arbiter_latest.tar

说明：a scalable synchronous round-robin arbiter. The arbiter is designed to run at reasonable clock speed with up to hundreds of request lines, and it grants in just a few clock cycles.
<hj> 在 2025-06-19 上传 | 大小：52kb | 下载：0

[VHDL编程] udp_send1

说明：基于FPGA的UDP硬件协议栈， 全部用SystemVerilog写的，不需CPU参与，包括独立的MAC模块。 支持外部phy的配置，支持GMII和RGMII模式。 以下是接口 input clk50, input rst_n, /////////////////////// //interface to user module input [7:0] wr_data, input wr_clk, input wr_en, output
<qiubin> 在 2025-06-19 上传 | 大小：52kb | 下载：0

[VHDL编程] mt9v034

说明：MT9v034芯片的控制程序,请放心下载， 请放心下载-MT9v034 chip control procedures，Please feel free to download，Please feel free to download，Please feel free to download
<李峰> 在 2025-06-19 上传 | 大小：52kb | 下载：0