[VHDL编程] 02_SynthesizableMATLAB

说明：Lab 2 – Synthesizable MATLAB This lab exercise will explore the effects that different MATLAB coding styles have on hardware. The lab has two parts, each of which begins with a short introduction. This lab exercise is based on the simple MATLAB FIR
<alex_yang> 在 2025-06-19 上传 | 大小：52kb | 下载：0

[VHDL编程] vhdlfinishcpu

说明：用vhdl实现简单cpu的功能,能够很好的帮助特别是初学者学习vhdl的功能!-with vhdl cpu to achieve simple function can be very helpful, especially beginners learning vhdl function!
<敖鱼> 在 2025-06-19 上传 | 大小：52kb | 下载：0

[VHDL编程] 8051core-Verilog

说明：利用verlilog hdl语言编程，完成了8051内核，非常值得学习硬件描述语言的人看看！-Verlilog hdl programming language to use to complete the 8051 core, very much worth learning hardware descr iption language of the people to see!
<小方> 在 2025-06-19 上传 | 大小：52kb | 下载：0

[VHDL编程] VerilogHDL_advanced_digital_design_code_Ch10

说明：VerilogHDL_advanced_digital_design_code_Ch10 VerilogHDL高级数字设计源码Ch10-Advanced digital design VerilogHDL_advanced_digital_design_code_Ch10VerilogHDL source Ch10
<宇飞> 在 2025-06-19 上传 | 大小：52kb | 下载：0

[VHDL编程] FPGA

说明：FPGA中的冒险现象,降低fpga的稳定性和功耗-FPGA adventure in the phenomenon, reducing the stability and power FPGA
<zhangge> 在 2025-06-19 上传 | 大小：52kb | 下载：0

[VHDL编程] CPU2

说明：利用VHDL编写的简单CPU程序，能进行简单的加减运算，有运算结果截图的-VHDL prepared using simple procedures CPU can perform simple addition and subtraction calculations, the results have a screenshot of computing
<张娟> 在 2025-06-19 上传 | 大小：52kb | 下载：0

[VHDL编程] 5bit-adder-subtracter

说明：5 bits 的加法器與減法器合併電路之原始程式製作 -5 bits of the adder circuit combined with the subtraction of the original browser program production
<dajen> 在 2025-06-19 上传 | 大小：52kb | 下载：0

[VHDL编程] lab1_VHDL

说明：这是基于VHDL的编程练习，适合于初学者学习VHDL编程，通俗易懂，简明扼要。-This is based on the VHDL programming exercises, suitable for beginners to learn VHDL programming, user-friendly and concise.
<wang> 在 2025-06-19 上传 | 大小：52kb | 下载：0

[VHDL编程] vhdlexample

说明：这是一些经典的vhdl example，互相学习啊！-This is some classic vhdl example, learn from each other, ah!
<wanghua> 在 2025-06-19 上传 | 大小：52kb | 下载：0

[VHDL编程] simu_NIOS

说明：和NIOS功能一样的CPU，可以在FPGA上运行,Verilog源代码-NIOS function and the same CPU, the FPGA can run, Verilog source code
<zx> 在 2025-06-19 上传 | 大小：52kb | 下载：0

[VHDL编程] asyn_FIFOrealizedbyVHDL

说明：一个比较经典的用VHDL实现的FIFO论文-Instance, the birthday of power wilt lift stamp cavity using VHDL wife of mother
<Roger> 在 2025-06-19 上传 | 大小：52kb | 下载：0

[VHDL编程] DDS

说明：DDS调试心得,VERIOLG 各HDL和VHDL语言的DDS调试方法-DDS debugging experience, VERIOLG the HDL and VHDL languages DDS debugging method
<李达兴> 在 2025-06-19 上传 | 大小：52kb | 下载：0