[VHDL编程] VHDL_arrow

说明：在8*8的双色点阵模块上显示电子路标，即一个箭头，并要求箭头可以沿一定方向流动。-The program will show a floating digital arrow along a direction in the square area with 8*8 double-color LEDs .
<雨一直下> 在 2025-06-19 上传 | 大小：53kb | 下载：0

[VHDL编程] biaojueqi

说明：七人表决器 当同意人数大于等于4时，投票通过。-Seven voting machines when the agreed number of greater than or equal 4, vote.
<wangzexiang> 在 2025-06-19 上传 | 大小：53kb | 下载：0

[VHDL编程] 2222

说明：12时钟数码管显示，芯片74161，151，248-12 clock digital display, chip 74161,151,248
<陶宝> 在 2025-06-19 上传 | 大小：53kb | 下载：0

[VHDL编程] VerilogCodingStyle

说明：Verilog Coding Guideline
<dikdikdik> 在 2025-06-19 上传 | 大小：53kb | 下载：0

[VHDL编程] VerilogEP2C8Q208PLL_12MHz

说明：Verilog HDL语言编写EP2C8Q208芯片PLL分频的简单程序 PLL_12MHz-Verilog HDL language EP2C8Q208 chip PLL frequency of the simple program PLL_12MHz
<malikun> 在 2025-06-19 上传 | 大小：53kb | 下载：0

[VHDL编程] Verilog

说明：基于Verilog HDL的通信系统设计一书的源代码，大家可以下载，参考一下-Verilog HDL-based communication system design of the book source code, you can download, refer to
<> 在 2025-06-19 上传 | 大小：53kb | 下载：0

[VHDL编程] 4-10-VHDL-f1

说明：四位10进制VHDL频率计设计说明 四位频率计的结构包括一个测频率控制信号发生器、四个十进制计数器和一个十六位锁存器（本例中所测频率超过测频范围时有警示灯）。-Four 10-digit frequency counter VHDL design descr iption of the structure of the four frequency meter includes a measuring frequency control signal generator, four deci
<韦昊斯> 在 2025-06-19 上传 | 大小：53kb | 下载：0

[VHDL编程] decoder4_16

说明：在文本编辑器下有vhdl语言编写416译码器-In a text editor written in 416 under the decoder vhdl
<kys> 在 2025-06-19 上传 | 大小：53kb | 下载：0

[VHDL编程] verilog2

说明：很不错的verilog资料 希望对你有帮助-Verilog very good information hope to help you
<林畅> 在 2025-06-19 上传 | 大小：53kb | 下载：0

[VHDL编程] Code_for_MedianFilter33

说明：包含边缘探测的中值滤波FPGA工程，分辨率1024x16-Contains the edge detection filter in the value of the FPGA project
<> 在 2025-06-19 上传 | 大小：53kb | 下载：0

[VHDL编程] Periphery_For_FPGA

说明：fpga开发资料，英文版datasheet-fpga development information, English datasheet
<lili> 在 2025-06-19 上传 | 大小：53kb | 下载：0

[VHDL编程] DDR-SDRAM

说明：本应用指南描述了在 Virtex™ -4 XC4VLX25 FF668 -10C 器件中实现的 DDR SDRAM 控制器。该实现运用了直接时钟控制技术来实现数据采集，并采用自动校准电路来调整数据线上的延迟。-This application note describes a Virtex ™ -4 XC4VLX25 FF668-10C to implement the DDR SDRAM device controller. The clock control to ach
<syf> 在 2025-06-19 上传 | 大小：53kb | 下载：0