[VHDL编程] PLL_12MHz

说明：用verilog语言制作一个PLL，这个PLL可以将频率除频到12MHZ，将PLL除频成12MHZ输出-Verilog language production with a PLL, the PLL frequency divider can be to 12MHZ, 12MHZ into the PLL output divider
<郑先生> 在 2025-06-20 上传 | 大小：54kb | 下载：0

[VHDL编程] add_unsigned1

说明：Adding Unsigned Numbers. Introduction. Adding numbers in binary is pretty much the same as adding in base ten. In fact, you could argue that it s even easier
<omid> 在 2025-06-20 上传 | 大小：54kb | 下载：0

[VHDL编程] quick_reference

说明：SPECMAN LEARNING MATERIAL FOR VERIFICATION OF VHDL VERILOG SOC
<ABRAXAS> 在 2025-06-20 上传 | 大小：54kb | 下载：0

[VHDL编程] UARTNUMBER

说明：通过通讯控制数码管显示。以成功应用到项目中。通过S7200的自由协议发送要显示的数据到单片机中来控制4位数码管的显示。-Through the communication control digital tube display. With the successful application to the project. Through the S7200 free protocol to send data to be displayed to the MCU to control the
<wym> 在 2025-06-20 上传 | 大小：54kb | 下载：0

[VHDL编程] _5_key_led_without_debounce

说明：verilog实例5 key_led_without_debounce 使用KEY控制LED亮灭，无按键消抖 （1）源文件 key_led.v （2）管脚分配 pins list.txt -5 key_led_without_debounce 使用KEY控制LED亮灭，无按键消抖 （1）源文件 key_led.v （2）管脚分配 pins list.txt
<李程序> 在 2025-06-20 上传 | 大小：54kb | 下载：0

[VHDL编程] Samples_of_VHDL_codes_presented_in_the_examples.z

说明：This document gives a good descr iption about vhdl examples
<sam> 在 2025-06-20 上传 | 大小：54kb | 下载：0

[VHDL编程] 10jinzhijishuqi

说明：基于fpga的十进制计数器，开发环境为maxpius-Decimal counter fpga-based development environment for maxpius
<cynthia> 在 2025-06-20 上传 | 大小：54kb | 下载：0

[VHDL编程] music

说明：实现EDA硬件音乐播放，分别编写模块，代码简单易懂，适合初学者-EDA hardware music players, namely the preparation of modules, easy-to-understand code, suitable for beginners
<李济轩> 在 2025-06-20 上传 | 大小：54kb | 下载：0

[VHDL编程] decoder4_16

说明：自己照着3_8译码器写的vhdl 4_16译码器自己用max防震一下就行，没有错误-vhdl decoder4_16
<zhang> 在 2025-06-20 上传 | 大小：54kb | 下载：0

[VHDL编程] Experiment

说明：可编程逻辑器件VHDL实现的3线-8线译码器-VHDL 3-8 priority encoder decoder
<alex> 在 2025-06-20 上传 | 大小：54kb | 下载：0

[VHDL编程] FPGA--VGA-

说明：这是FPGA控制VGA的一篇文章，包括原理及心得，代码也是用Verilog写的。-This is the FPGA to control VGA article, including the theory and experience, the code is using Verilog.
<胡刚> 在 2025-06-20 上传 | 大小：54kb | 下载：0

[VHDL编程] FRENQ

说明：4位十进制频率计的设计，通过采用1Hz时钟对待测时钟进行频率测定-4 decimal frequency of the design, through the use of 1Hz clock to treat the measured clock frequency measurement
<张琳> 在 2025-06-20 上传 | 大小：54kb | 下载：0