[VHDL编程] clock1

说明：VHDL语言实现多功能数字钟设计：(1) 计时功能：这是本计时器设计的基本功能，每隔一分钟计时一次，并在显示屏上显示当前时间。 (2) 闹钟功能：如果当前时间与设置的闹钟时间相同，则扬声器发出蜂鸣声。 (3) 设置新的计时器时间：用户用数字键‘0’～‘9’输入新的时间，然后按 "TIME"键确认。 (4) 设置新的闹钟时间：用户用数字键“0”～“9”输入新的时间，然后按“ALARM”键确认。过程与(3)类似。 (5) 显示所设置的闹钟时间：在正常计时显示状态下，用户直接
<雪圣> 在 2025-06-20 上传 | 大小：338kb | 下载：0

[VHDL编程] Design-and-Implementation

说明：基于FPGA的视频字符叠加设计及其实现 -Design and Implementation of FPGA-based video character overlay
<赵亮> 在 2025-06-20 上传 | 大小：338kb | 下载：0

[VHDL编程] cp2102

说明：usb转uart的芯片cp2102的手册-usb to uart chip cp2102 manual
<gaosong> 在 2025-06-20 上传 | 大小：338kb | 下载：0

[VHDL编程] RS232-bus-protocol

说明：有fpga VHDL原程序 锁脚文件 及下载文件 ，及uart通信协议-Fpga the VHDL program locks the foot of the original files and download files, and uart communication protocol
<吴信松> 在 2025-06-20 上传 | 大小：338kb | 下载：0

[VHDL编程] watch

说明：使用vhdl设计数码管显示的秒表； 能够准确的计时并显示； 开机显示00.00.00； 用户可以随时清零、暂停、计时；最大记时59分钟，最小精确到0.01秒。-Vhdl design digital display stopwatch accurate timing and display boot display 00.00.00 Users can be cleared at any time, suspend, timing 59 minutes maximum chronogra
<陈小龙> 在 2025-06-20 上传 | 大小：338kb | 下载：0

[VHDL编程] naozhong

说明：万年历并且带闹钟功能，时间可调,闹钟可调，还有响铃-failed to translate
<罗格> 在 2025-06-20 上传 | 大小：338kb | 下载：0

[VHDL编程] zyy3

说明：实现分频，m序列的产生和汉明码的编译功能，程序较为完整，适合学习。-Divide m sequence generation and Hamming code compilation, the program is more complete, suitable for learning.
<anna> 在 2025-06-20 上传 | 大小：338kb | 下载：0

[VHDL编程] zuojiayoujian

说明：四位数码管左边两位自动增加，右边两位自动减少-Four digital tube left two increases, the right two automatically reduces
<陈思> 在 2025-06-20 上传 | 大小：338kb | 下载：0

[VHDL编程] bpltonrz3412_12M

说明：The above source code for converting bi phase L to Binary, at the 6144 bit rate
<Naveen> 在 2025-06-20 上传 | 大小：338kb | 下载：0

[VHDL编程] clock

说明：基于FPGA的一个数字时钟的实现，还有硬件仿真，需要用quartusii_60_sp1_web_edition软件实现。-FPGA-based implementation of a digital clock, as well as hardware emulation, you need to use quartusii_60_sp1_web_edition software.
<zd> 在 2025-06-20 上传 | 大小：338kb | 下载：0

[VHDL编程] hex7segb

说明：Implimentation of the switches and 7 segment display bit counter on an Altera DE2 baord via VHDL code on the Cyclone II FPGA
<Casey> 在 2025-06-20 上传 | 大小：338kb | 下载：0

[VHDL编程] DA_TLC5615

说明：用FPGA控制DA芯片TLC5615实现数模转换，verilog语言-DA control with FPGA chip TLC5615 to achieve digital to analog conversion, verilog language
<庄辉> 在 2025-06-20 上传 | 大小：338kb | 下载：0