资源列表
[VHDL编程] VHDL-memory
说明：存储器的VHDL描述，包括ROM,RAM,FIFO,stack等多种类型-design of memory by VHDL<zmz> 在 2025-06-09 上传 | 大小：33kb | 下载：0
[VHDL编程] -slot-machine
说明：按键分别表示1，2，3，4元商品，数码管显示10，20，30，40，选择商品后，投币时这里支持20，50也即2，5元币值，也可同时投入。最后数码管显示找零和投入币值数，且对应各种情况的灯亮-The buttons represent 1, 2, 3, 4, Product, digital display 10, 20, 30, 40, the choice of goods, coin here to support 20,50 2,5 currency can also be put int<张启翔> 在 2025-06-09 上传 | 大小：33kb | 下载：0
[VHDL编程] tapcontroller
说明：FPGA边界扫描时的TAP控制器，这个是工程文件，带有modelsim仿真-FPGA boundary scan when the TAP controller, this is a project file with modelsim simulation<uodsi> 在 2025-06-09 上传 | 大小：33kb | 下载：0
[VHDL编程] chaoqianjinweiliuweijiafaqi
说明：六位加法器（逻辑门电路实现）verilog 语言编写-6 bit Adder<nick> 在 2025-06-09 上传 | 大小：33kb | 下载：0
[VHDL编程] verilog_HDL-basic-course
说明：verilog的精简教程，很容易看懂，包括了verilog的基本语法和一些基础例子-streamlining verilog tutorial, very easy to understand, including the basic verilog syntax and some basic examples<yuan> 在 2025-06-09 上传 | 大小：33kb | 下载：0
[VHDL编程] upload
说明：A major obstacle that stands in the way of efficient test response compaction are the unknown values (x-values) captured by scan cells during testing. If test responses with x-values are compacted, some of the outputs of the compactor may als<shankar.m> 在 2025-06-09 上传 | 大小：33kb | 下载：0
[VHDL编程] uartdeverilog
说明：uart的编写 采用verilog 绝对可以用-uart prepared using verilog can definitely use<刘备> 在 2025-06-09 上传 | 大小：33kb | 下载：0