[VHDL编程] sim

说明：通用的循环码编码器和（7,4）循环码译码器。采用VERILOG HDL编写，通过硬件验证。需使用modelsim 5.6仿真-Common cyclic code encoder and (7,4) cyclic code decoder. VERILOG HDL preparation used by the hardware verification. Need to use simulation modelsim 5.6
<来来> 在 2025-06-09 上传 | 大小：33kb | 下载：0

[VHDL编程] URAT_vhdl

说明：URAT VHDL程序与仿真, UART接收器-uart vhdl sample code
<jz> 在 2025-06-09 上传 | 大小：33kb | 下载：0

[VHDL编程] VerilogHDL

说明：VerilogHDL,对初学者很有帮助的,可以一下的!-VerilogHDL, very helpful for beginners, you can look in!
<jiangchuandong> 在 2025-06-09 上传 | 大小：33kb | 下载：0

[VHDL编程] bfm_simulation

说明：
<paloo> 在 2025-06-09 上传 | 大小：33kb | 下载：0

[VHDL编程] vhdlfifocodes

说明：VHDL First In first out codes which are synthesizable
<saikiranoruganti> 在 2025-06-09 上传 | 大小：33kb | 下载：0

[VHDL编程] FSK_demodulation_VHDL

说明：基于FSK解调的VHDL程序，有详细的注释说明，并在最后附上仿真图，便于理解和验证。-VHDL-based FSK demodulation process, a detailed explanatory notes, and attached in the final simulation map, easy to understand and verify.
<kuaile> 在 2025-06-09 上传 | 大小：33kb | 下载：0

[VHDL编程] mos_des

说明：DES算法的verilog实现，可以研究下。-DES for Verilog。
<lina> 在 2025-06-09 上传 | 大小：33kb | 下载：0

[VHDL编程] EDAdesigntechnologystopwatch

说明：EDA技术之_秒表的设计 （1）有使能、暂停、继续秒表计数功能 （2）带有异步复位功能 -EDA technology _ stopwatch design (1) enable, pause, resume, stopwatch counting function (2) with asynchronous reset
<yyskar> 在 2025-06-09 上传 | 大小：33kb | 下载：0

[VHDL编程] miaobiao

说明：设计秒表 可以实现计数清零 停止 实现 59分59秒-miaobiao design
<thuwudi> 在 2025-06-09 上传 | 大小：33kb | 下载：0

[VHDL编程] DAC0832

说明：介绍了DA的vhdl语言.在quartus环境中-da vhdl
<cc> 在 2025-06-09 上传 | 大小：33kb | 下载：0

[VHDL编程] 8255_HDL

说明：8255为常用的接口类型。该代码主要描述用硬件语言实现8255并行接口，-it mainly describes how to finish a 8255 by HDL
<liuning0041> 在 2025-06-09 上传 | 大小：33kb | 下载：0

[VHDL编程] dcfifo_design_example

说明：ALTERA发布的内部FIFO读写示例，很有参考价值，对初学者会有一定的帮助-ALTERA' s internal FIFO read and write examples of great reference value, there will be some help for beginners
<吕飞> 在 2025-06-09 上传 | 大小：33kb | 下载：0