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[VHDL编程] 基于FPGA的直接数字合成器设计
说明：1、 利用FLEX10的片内RAM资源，根据DDS原理，设计产生正弦信号的各功能模块和顶层原理图； 2、 利用实验板上的TLC7259转换器，将1中得到的正弦信号，通过D/A转换，通过ME5534滤波后在示波器上观察； 3、 输出波形要求： 在输入时钟频率为16KHz时，输出正弦波分辨率达到1Hz； 在输入时钟频率为4MHz时，输出正弦波分辨率达到256Hz； 4、 通过RS232C通信，实现FPGA和PC机之间串行通信，从而实现用PC机改变频率控制字，实现对输出正弦波频率的控制。-a use<竺玲玲> 在 2025-06-17 上传 | 大小：21kb | 下载：0
[VHDL编程] 基于CPLD-FPGA的半整数分频器的设计
说明：基于CPLD-FPGA的半整数分频器的设计，用于设计EDA-based CPLD-half FPGA integer dividers in the design, design for EDA<胡路听> 在 2025-06-17 上传 | 大小：21kb | 下载：0
[VHDL编程] add_full_n
说明：该程序实现的是n位全加器，首先用与非门实现一位全家器，最后实现n位的全加器。-the program is to achieve the n-bit full adder, first using the door with non-realization of a family- and finally realize the full n-bit adder.<许嘉璐> 在 2025-06-17 上传 | 大小：21kb | 下载：0
[VHDL编程] Comparators_16B
说明：verilog 实现 优化的16位比较器 可以输出大于，小于，等于。模块化设计，可扩展为32位-Verilog achieve optimization of 16 compared with the output can be greater than, less than, equal to. Modular design, which can be expanded to 32<夏虫> 在 2025-06-17 上传 | 大小：21kb | 下载：0
[VHDL编程] gongchengsheji-477
说明：基于logmap算法的vhdl的实现。 通信系统的log—map算法数字vhdl的实现-logmap algorithm based on the achievement of VHDL. The communication system log-map algorithm to achieve the number of VHDL<李超> 在 2025-06-17 上传 | 大小：21kb | 下载：0
[VHDL编程] yimazhenque
说明：47译码器器的verilog源代码,经过编译仿真的，绝对真确，对初学者很有帮助-47 decoder for verilog source code, compiled simulation, absolute authenticity, helpful for beginners<刘东辉> 在 2025-06-17 上传 | 大小：21kb | 下载：0