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[VHDL编程] mux8to1_with_if
说明:this code to input 8 different data and make them out sequentialy -this code to input 8 different data and make them out sequentialy<freaker> 在 2025-12-30 上传 | 大小:18kb | 下载:0
[VHDL编程] Verilog_HDL_elevator
说明:Verilog实现的基于FPGA的五层楼电梯运行控制逻辑设计-FPGA-based five-story elevator control logic implemented in Verilog design<柯家豪> 在 2025-12-30 上传 | 大小:18kb | 下载:0
[VHDL编程] srl2pal
说明:数据流串并转换的实现方法多种多样,根据数据的排序和数量的要求,可以选用移位寄存器、RAM等来实现。对于数据量比较小的设计来说,可以使用移位寄存器完成串并转换;对于排列顺序有规定的串并转换,可以用case语句判断实现;对于复杂的串并转换,还可以用状态机实现-Serial data stream and converts a variety of implementations, according to the sort and quantity of data requirements, you<一哥> 在 2025-12-30 上传 | 大小:18kb | 下载:0
[VHDL编程] fir filter design
说明:FIR FILTER DESIGN IN VERILOG ON FPGA<GIRISH > 在 2025-12-30 上传 | 大小:18kb | 下载:0
[VHDL编程] xapp502配置例程
说明:FPGA配置例程,VHDL语言,使用CPLD对FPGA进行配置(The FPGA configuration routine, VHDL language, using CPLD on the FPGA configuration)<xiaohu111 > 在 2025-12-30 上传 | 大小:18kb | 下载:0