[VHDL编程] ps2_verilog

说明：ps2_键盘控制器源码verilog源码，是一个不错的代码-ps2_ keyboard controller Verilog source code, is a good code
<高鹏> 在 2025-06-21 上传 | 大小：13kb | 下载：0

[VHDL编程] sdram

说明：sdram controller.verilog
<刘志刚> 在 2025-06-21 上传 | 大小：13kb | 下载：0

[VHDL编程] VHDL

说明：用VHDL实现数字频率计,1. 时基产生与测频时序控制电路模块2. 待测信号脉冲计数电路模块3.锁存与译码显示控制电路模块4.顶层电路模块. -Using VHDL digital frequency meter, 1. Time-base generation and frequency measurement timing control circuit module 2. Analyte signal pulse counting circuit module 3. Latch and
<侯治强> 在 2025-06-21 上传 | 大小：13kb | 下载：0

[VHDL编程] SIMTUT_TB.VHD

说明：用StateCAD设计一个“串进并出的加法器”状态机，并使用StateCAD测试激励生成器设计测试激励，验证该状态机，掌握完整的StateCAD设计流程.-StateCAD design with a
< 程凯> 在 2025-06-21 上传 | 大小：13kb | 下载：0

[VHDL编程] LCAS

说明：链路铜梁调整机制的实现方案，该方案是在MSTP中实现链路容量动态调整的关键技术。是基于SDH中的VCAT，在未来的传送网通信中应用广泛-Link Tongliang realize adjustment mechanism program, which is in MSTP in the link capacity is dynamically adjusted to achieve the key technology. Is based on the SDH in the VCAT, the
<牧羊人> 在 2025-06-21 上传 | 大小：13kb | 下载：0

[VHDL编程] SVPWM

说明：这是一个对电机进行SVPWM调速控制的VHDL源代码程序,包括了rtl主程序和测试sim仿真程序-This is a motor SVPWM Speed VHDL source code control procedures, including the main program and test rtl simulation program sim
<杨国超> 在 2025-06-21 上传 | 大小：13kb | 下载：0

[VHDL编程] autosellmachine

说明：基于VHDL的自动售货机实现,包含完整的源代码,锁脚文件以及下载文件-VHDL-based vending machine realize that contains the complete source code, locking pin, as well as download files documents
<陈泽涛> 在 2025-06-21 上传 | 大小：13kb | 下载：0

[VHDL编程] iquant

说明：
<caesar> 在 2025-06-21 上传 | 大小：13kb | 下载：0

[VHDL编程] vspi

说明： spi总线控制器，包含vhdl和verilog两种代码方式来实现。-spi bus controller, including VHDL and Verilog code in two ways to achieve.
<wangdong> 在 2025-06-21 上传 | 大小：13kb | 下载：0

[VHDL编程] xd_lcd_comp

说明：一款240＊128的LCD模块在ALTERA　FPGA　NIOS中的应用，自己写的AVALON总线IP，包括所有源码，可轻松用于NIOS中，供大家参考-A 240* 128 LCD module in the ALTERA FPGA NIOS application, write your own AVALON Bus IP, including all source code can be easily used in NIOS for reference
<张敏> 在 2025-06-21 上传 | 大小：13kb | 下载：0

[VHDL编程] RSdecoder

说明：cpld/fpga RS(204,188)译码器的verilog程序-cpld/fpga RS (204,188) decoder of the Verilog program
<陈臣> 在 2025-06-21 上传 | 大小：13kb | 下载：0

[VHDL编程] 0097

说明：MAX+plus II编译的模30加法计数器，简单的与非门组成！-MAX+ Plus II compiler module adder 30 counters, a simple composition with the non-door!
<LEE> 在 2025-06-21 上传 | 大小：13kb | 下载：0